JP2003218114A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003218114A
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JP
Japan
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insulating film
dielectric constant
film
pad
insulating
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JP2002013438A
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Tadashi Iijima
匡 飯島
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 層間絶縁膜として低誘電率絶縁膜を用いた場
合の問題を回避でき、しかも生産性の低下を抑制するこ
とが可能な半導体装置及びその製造方法を提供する。 【解決手段】 基板１１と、基板上の領域であって、比
誘電率が３．０以下の絶縁膜からなる第１の絶縁部３
１、４１、５１を含む第１の領域と、基板の面方向で第
１の領域と隣接する領域であって、第１の絶縁部に隣接
し比誘電率が３．０以下の絶縁膜を含まない第２の絶縁
部６２と、第２の絶縁部の上方に形成されたパッド８３
とを含む第２の領域とを備え、パッドは、第１の絶縁部
内に形成された導電部３２、４２、５２と電気的に接続
されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に層間絶縁膜として低誘電率の絶縁膜を
用いる技術に関する。
【０００２】
【従来の技術】通常のＳｉＯ2 膜よりも比誘電率が低い
低誘電率絶縁膜を、ＬＳＩの層間絶縁膜として適用する
ことが検討されている。この低誘電率絶縁膜を層間絶縁
膜として適用することにより、配線間容量を下げること
ができるため、ＬＳＩの高速化が可能となる。
【０００３】しかしながら、低誘電率絶縁膜の多くは、
通常のＳｉＯ2 膜に比べて膜が柔らかく脆弱であること
から、変形しやすい、傷が付きやすい、クラックが入り
やすいといった問題がある。そのため、層間絶縁膜とし
て低誘電率絶縁膜を用いた場合、パッドを外部と接続す
る際に以下のような問題が生じ、信頼性や歩留まりに悪
影響を与える。すなわち、素子特性等を評価するために
測定用の針（プローブ）をパッドにコンタクトさせる
際、圧力によって低誘電率絶縁膜に変形やクラックが生
じやすくなる。また、外部との接続のためにパッドにボ
ンディングワイヤ等を圧着する場合にも、ボンディング
時等の圧力によって低誘電率絶縁膜に変形やクラックが
生じやすくなる。そのため、素子の特性や信頼性を低下
させる要因となる。
【０００４】上述したような問題に対し、従来技術とし
て、パッドを含むチップの周縁領域には低誘電率絶縁膜
を用いずにＳｉＯ2 膜等の通常の絶縁膜を用い、その内
側のトランジスタや配線等からなる回路領域には層間絶
縁膜として低誘電率絶縁膜を用いるという提案がなされ
ている。
【０００５】しかしながら、上記従来技術では、周縁領
域において下層側から上層側まで層間絶縁膜毎にパッド
を形成し、隣接する層のパッドどうしを各層間絶縁膜を
貫通する導電部（ビア）によって接続している。そのた
め、低誘電率絶縁膜を全面に形成し、周縁領域のみ低誘
電率絶縁膜を選択的に除去し、除去された領域にＳｉＯ
2 膜を埋め込み、さらにビア及びパッドを形成する、と
いった工程を、各層毎に行う必要がある。したがって、
製造工程が増え、生産性が低下するといった問題があっ
た。
【０００６】
【発明が解決しようとする課題】上述したように、低誘
電率絶縁膜を層間絶縁膜として用いた場合、低誘電率絶
縁膜が柔らかく脆弱であるため、パッドを外部と接続す
る際に低誘電率絶縁膜に変形やクラックが生じて素子の
特性や信頼性に悪影響を与えるという問題があり、この
ような問題に対して、パッドが形成されたチップの周縁
領域にのみＳｉＯ 2 膜等の通常の絶縁膜を用いるという
提案がなされているが、各層毎にパッドや導電部を形成
することから、製造工程が増えて生産性が低下するとい
った問題があった。
【０００７】本発明は、上記従来の課題に対してなされ
たものであり、層間絶縁膜として低誘電率絶縁膜を用い
た場合の問題を回避でき、しかも生産性の低下を抑制す
ることが可能な半導体装置及びその製造方法を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、基板と、前記基板上の領域であって、比誘電率が
３．０以下の絶縁膜からなる第１の絶縁部を含む第１の
領域と、前記基板の面方向で前記第１の領域と隣接する
領域であって、前記第１の絶縁部に隣接し比誘電率が
３．０以下の絶縁膜を含まない第２の絶縁部と、前記第
２の絶縁部の上方に形成されたパッドとを含む第２の領
域と、を備え、前記パッドは、前記第１の絶縁部内に形
成された導電部と電気的に接続されていることを特徴と
する。
【０００９】本発明に係る半導体装置の製造方法は、基
板上の第１及び第２の領域に比誘電率が３．０以下の絶
縁膜を複数積層する工程と、前記第２の領域の前記比誘
電率が３．０以下の複数の絶縁膜を選択的に除去する工
程と、前記除去された領域に比誘電率が３．０よりも高
い絶縁膜を埋め込む工程と、前記第２の領域であって前
記比誘電率が３．０よりも高い絶縁膜が埋め込まれた領
域よりも上の領域にパッドを形成する工程と、を備えた
ことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００１１】図１（ａ）〜図２（ｄ）は、本発明の実施
形態に係る半導体装置の製造工程を示した断面図であ
る。
【００１２】まず、図１（ａ）に示すように、半導体基
板１１上に素子分離１２及び後述するパッドの接続対象
となるＭＩＳトランジスタ１３等を形成し、さらに層間
絶縁膜２１を形成する。この層間絶縁膜２１には、シリ
コン酸化膜（ＳｉＯ2 膜：例えば比誘電率３．９）を用
いる。その後、層間絶縁膜２１の一部を除去し、除去し
た部分にバリアメタル膜及びタングステン膜が積層され
た導電膜を埋め込み、ＭＩＳトランジスタ１３のソース
又はドレインに接続する導電性接続部２２を形成する。
【００１３】次に、層間絶縁膜３１として、比誘電率が
３．０以下の低誘電率絶縁膜（Ｌｏｗ−ｋ絶縁膜）を、
ＣＶＤ法や塗布法等を用いて全面に形成する。この低誘
電率絶縁膜の材料には、例えばポリメチルシロキサン
（Poly methyl siloxane：ＭＳＸ）やポリメチルシルセ
スキオキサン（Poly methyl silsesquioxane：ＭＳＱ）
を用いる。続いて、層間絶縁膜３１の一部を除去して、
除去した部分にバリアメタル膜及び銅膜が積層された導
電膜を埋め込み、導電性接続部２２に接続する導電性接
続部３２を形成する。このとき、同時に配線（図示せ
ず）も形成される。以後、上述したのと同様の材料及び
同様の方法により（ただし、層間絶縁膜が比誘電率が
３．０以下の低誘電率絶縁膜であれば、必ずしも同様の
材料及び同様の方法である必要はない）、層間絶縁膜４
１及び導電性接続部４２、さらに層間絶縁膜５１及び導
電性接続部５２を形成する。
【００１４】次に、図１（ｂ）に示すように、パッドが
形成される部分に対応した領域の層間絶縁膜３１、４１
及び５１を、通常のリソグラフィ工程及びエッチング
（例えばＲＩＥ等の異方性ドライエッチング）工程によ
り選択的に除去し、開口６１を形成する。
【００１５】次に、図２（ｃ）に示すように、ＳｉＯ2
膜（例えば比誘電率３．９）をＣＶＤ法等によって全面
に形成し、さらにＣＭＰ法等によって開口６１内以外の
ＳｉＯ2 膜を除去する。これにより、開口６１内にＳｉ
Ｏ2 膜が埋め込まれた埋め込み絶縁部６２が形成され
る。
【００１６】次に、図２（ｄ）に示すように、層間絶縁
膜７１としてＳｉＯ2 膜（例えば比誘電率３．９）をＣ
ＶＤ法等によって全面に形成し、さらに、層間絶縁膜７
１の一部を除去し、除去した部分にバリアメタル膜及び
銅膜が積層された導電膜を埋め込んで導電性接続部７２
を形成する。
【００１７】次に、絶縁膜８１としてＳｉＯ2 膜（例え
ば比誘電率３．９）をＣＶＤ法等によって全面に形成す
る。この絶縁膜８１には、例えばＭＳＸやＭＳＱ等の比
誘電率が３．０以下の低誘電率絶縁膜を用いてもよい。
続いて、デュアルダマシン法によって、導電性接続部８
２、パッド部８３及び導電性接続部８２とパッド部８３
とを接続する繋ぎ部８４を形成する。具体的には、まず
絶縁膜８１の一部を除去して、導電性接続部８２、パッ
ド部８３及び繋ぎ部８４を埋め込み形成するための溝及
び穴を形成する。続いて、バリアメタル膜及びシード層
（銅）をスパッタリング等によって形成した後、メッキ
によって銅膜を形成する。さらに、ＣＭＰによって余分
な銅膜及びバリアメタル膜を除去することで、導電性接
続部８２、パッド部８３及び繋ぎ部８４を形成する。
【００１８】その後、全面に絶縁膜９１として例えばＳ
ｉＯ2 膜を形成し、パッド部８３が形成された部分に対
応した領域の絶縁膜９１を除去して、開口９２を形成す
る。
【００１９】このようにして、図２（ｄ）に示すような
断面構造を有する半導体装置が得られるが、パッド部８
３は、素子特性の評価やワイヤボンディング等、外部と
の接続に用いられる。例えば、製造工程の途中で素子特
性の評価を行う場合には、パッド部８３に測定用の針
（プローブ）をコンタクトさせて電気的特性の測定を行
い、測定結果が一定の基準を満たしていない場合には不
良品と見なしてその後の工程に進まないようにすること
で、無駄な工程を行わずにすむ。
【００２０】なお、上述した実施形態では、導電性接続
部８２、パッド部８３及び繋ぎ部８４をダマシン法によ
って形成したが、必ずしもダマシン法を用いる必要はな
い。図３は、ＲＩＥによって導電性接続部８２、パッド
部８３及び繋ぎ部８４をパターン形成する例である。
【００２１】先に示した例と同様にして、層間絶縁膜７
１及び導電性接続部７２を形成した後、絶縁膜８１とし
てＳｉＯ2 膜（例えば比誘電率３．９）をＣＶＤ法等に
よって全面に形成する。この絶縁膜８１には、例えばＭ
ＳＸやＭＳＱ等の比誘電率が３．０以下の低誘電率絶縁
膜を用いてもよい。続いて、絶縁膜８１の一部を除去し
て導電性接続部８２用の穴を形成する。さらに、バリア
メタル膜及びアルミニウム膜（アルミニウムを主成分と
した膜）を形成した後、それらをＲＩＥによってパター
ニングすることで、導電性接続部８２、パッド部８３及
び繋ぎ部８４を形成する。その後、全面に絶縁膜９１と
して例えばＳｉＯ2 膜を形成し、パッド部８３が形成さ
れた部分に対応した領域の絶縁膜９１を除去して開口９
２を形成することで、図３に示すような構造を得ること
ができる。
【００２２】また、上述した実施形態では、埋め込み絶
縁部６２の下層側に絶縁膜２１を、上層側に絶縁膜７１
を設けたが、これらの絶縁膜を形成しない構成を採用す
ることも可能である。
【００２３】図４は、以上のようにして得られた半導体
装置（図１及び図２で示した例、図３で示した例ともに
含む）における、埋め込み絶縁部６２、導電性接続部８
２、パッド部８３、繋ぎ部８４及び開口９２の各パター
ンの配置関係を示したものである。図４に示すように、
埋め込み絶縁部６２の外側（第１の領域）に層間絶縁膜
３１、４１及び５１が形成されている。一方、埋め込み
絶縁部６２のパターンの内側（第２の領域）にパッド部
８３のパターンが、さらにその内側に開口９２のパター
ンが配置されており、パッド部８３のうち開口９２によ
って露出した部分が実質的なパッドとして外部との接続
に用いられる。また、埋め込み絶縁部６２のパターンの
内側と外側とに跨って、導電性接続部８２とパッド部８
３との繋ぎ部８４が形成されている。
【００２４】図５は、以上のようにして得られた半導体
装置のチップ全体の平面構成を模式的に示したものであ
る。埋め込み絶縁部６２が形成された領域１０１は、チ
ップの周縁領域１０２に配置されていても、周縁領域１
０２の内側のトランジスタや配線等が形成された回路領
域１０３に配置されていても、両領域に配置されていて
もよい。
【００２５】以上説明したように、本実施形態に係る半
導体装置では、比誘電率が３．０以下の低誘電率絶縁膜
からなる層間絶縁膜３１、４１及び５１に隣接する埋め
込み絶縁部６２に低誘電率絶縁膜を用いておらず、少な
くともパッド部８３に接する絶縁膜８１よりも下層側の
領域には低誘電率絶縁膜は形成されていない。
【００２６】一般に比誘電率が３．０以下の低誘電率絶
縁膜の多くは、通常のＳｉＯ2 膜に比べて膜が柔らかく
脆弱であるが、本実施形態では上述したように、埋め込
み絶縁部６２等に用いる絶縁膜は比誘電率が３．０より
も高い通常のＳｉＯ2 膜であり、層間絶縁膜３１、４１
及び５１に用いる低誘電率絶縁膜に比べて膜質が硬く強
固である。したがって、パッド部８３に対して、トラン
ジスタ１３の特性を評価するために測定用の針（プロー
ブ）をコンタクトさせる場合や、ボンディングワイヤを
圧着する場合等、パッド部８３の下側の領域に圧力が加
わった場合の絶縁膜の変形やクラックの発生を抑制する
ことができ、素子特性の劣化や信頼性の低下を防止する
ことが可能となる。
【００２７】すなわち、絶縁膜８１が比誘電率が３．０
よりも高い通常のＳｉＯ2 膜等である場合には、絶縁膜
８１を含む各絶縁膜の変形やクラックの発生が防止さ
れ、素子の特性や信頼性の低下を防止することができ
る。また、絶縁膜８１に比誘電率が３．０以下の低誘電
率絶縁膜を用いた場合にも、絶縁膜８１の下層側には比
誘電率が３．０よりも高い絶縁膜が形成されていること
から、パッド部８３への圧力によって生じる変形やクラ
ックを絶縁膜８１だけにとどめることができ、素子等が
形成された下層側への悪影響を抑制することができる。
【００２８】また、本実施形態では、複数の層間絶縁膜
３１、４１及び５１並びに複数の導電性接続部３２、４
２及び５２を形成した後、同一工程で層間絶縁膜３１、
４１及び５１に開口６１を形成し、埋め込み絶縁部６２
を形成している。すなわち、従来のように、層間絶縁膜
を１層形成する毎に開口を形成し、１層毎に開口内にＳ
ｉＯ2 膜を埋め込み、１層毎にパッド及びパッド間を接
続する導電部を形成するといった煩雑な工程を用いてい
ない。したがって、従来に比べて製造工程が短縮化され
生産性を向上させることができる。
【００２９】また、複数の層間絶縁膜を除去した領域に
埋め込み絶縁部６２を形成することから、埋め込み絶縁
部６２の内部に従来のようにパッド及びパッド間を接続
する導電部は形成されないが、本実施形態では、埋め込
み絶縁部６２に近接する層間絶縁膜３１、４１及び５１
の内部に導電性接続部３２、４２及び５２を形成し、且
つ埋め込み絶縁部６２が形成された領域及び層間絶縁膜
３１、４１及び５１が形成された領域の上方に両領域に
跨って繋ぎ部８４を形成することで、パッド８３とパッ
ド８３の接続対象（本例ではトランジスタ１３）との接
続を確保することができる。
【００３０】なお、上述した実施形態では、低誘電率絶
縁膜としてポリメチルシロキサン（ＭＳＸ）やポリメチ
ルシルセスキオキサン（ＭＳＱ）を用いたが、これら以
外にも、ペリーレン−Ｆ（Parylene-F）、ベンゾシクロ
ブタン（Benzocyclobutene）、ａ−Ｃ：Ｆ、フルオロポ
リイミド（Fluorpolyimide）、ＰＴＦＥ、ポリアリーレ
ンエーテル（poly(arylene-ether)）、エアロゲル（Aer
ogel）、ハイドロゲン−シルセスキオキサン（Hydrogen
-silsesquioxane）等を用いることが可能である。
【００３１】また、上述した実施形態では、絶縁膜６２
等にＳｉＯ2 膜を用いたが、ＳｉＯ 2 膜の代わりにシリ
コン窒化膜（ＳｉＮ膜）を用いてもよい。要するに、こ
れらの絶縁膜には、基本的には比誘電率が３．０よりも
高い膜を用い、特に埋め込み絶縁部６２に隣接する層間
絶縁膜３１、４１及び５１に用いる低誘電率絶縁膜に比
べて膜質が硬く強固な膜を用いるようにする。
【００３２】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００３３】
【発明の効果】本発明によれば、低誘電率絶縁膜の変形
やクラックに起因する素子の特性や信頼性への悪影響を
防止することができるとともに、半導体装置の生産性の
向上をはかることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造工程
の一部を示した断面図。
【図２】本発明の実施形態に係る半導体装置の製造工程
の一部を示した断面図。
【図３】本発明の実施形態に係る半導体装置の変形例に
ついて示した図。
【図４】本発明の実施形態に係る半導体装置について、
各パターンの配置関係を示した図。
【図５】本発明の実施形態に係る半導体装置について、
チップ全体の平面構成を模式的に示した図。
【符号の説明】
１１…半導体基板 １２…素子分離 １３…ＭＩＳトランジスタ ２１、７１、９１…絶縁膜（ＳｉＯ2 膜） ２２、３２、４２、５２、７２、８２…導電性接続部 ３１、４１、５１…絶縁膜（低誘電率絶縁膜） ６１、９２…開口 ６２…埋め込み絶縁部 ８１…絶縁膜（ＳｉＯ2 膜又は低誘電率絶縁膜） ８３…パッド部 ８４…繋ぎ部 １０１…埋め込み絶縁部が形成された領域 １０２…チップの周縁領域 １０３…回路領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 JJ01 JJ11 JJ19 KK11 MM02 MM05 MM12 MM13 NN06 NN07 PP15 PP27 QQ08 QQ09 QQ10 QQ13 QQ37 QQ48 RR01 RR04 RR06 RR09 RR21 RR22 RR24 RR29 SS11 SS22 VV07 WW09 XX17 XX24 XX37 5F044 EE04 EE06 EE11 EE21

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】基板と、 前記基板上の領域であって、比誘電率が３．０以下の絶
    縁膜からなる第１の絶縁部を含む第１の領域と、 前記基板の面方向で前記第１の領域と隣接する領域であ
    って、前記第１の絶縁部に隣接し比誘電率が３．０以下
    の絶縁膜を含まない第２の絶縁部と、前記第２の絶縁部
    の上方に形成されたパッドとを含む第２の領域と、 を備え、 前記パッドは、前記第１の絶縁部内に形成された導電部
    と電気的に接続されていることを特徴とする半導体装
    置。
  2. 【請求項２】前記パッドは、前記第１及び第２の領域に
    跨って形成された繋ぎ部を介して前記導電部と電気的に
    接続されていることを特徴とする請求項１に記載の半導
    体装置。
  3. 【請求項３】前記第１の絶縁部には、前記比誘電率が
    ３．０以下の絶縁膜が複数積層されていることを特徴と
    する請求項１に記載の半導体装置。
  4. 【請求項４】前記パッドは、前記第２の絶縁部の上方に
    比誘電率が３．０以下の絶縁膜を介して形成されている
    ことを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】基板上の第１及び第２の領域に比誘電率が
    ３．０以下の絶縁膜を複数積層する工程と、 前記第２の領域の前記比誘電率が３．０以下の複数の絶
    縁膜を選択的に除去する工程と、 前記除去された領域に比誘電率が３．０よりも高い絶縁
    膜を埋め込む工程と、 前記第２の領域であって前記比誘電率が３．０よりも高
    い絶縁膜が埋め込まれた領域よりも上の領域にパッドを
    形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
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