JP4728153B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4728153B2 JP4728153B2 JP2006076422A JP2006076422A JP4728153B2 JP 4728153 B2 JP4728153 B2 JP 4728153B2 JP 2006076422 A JP2006076422 A JP 2006076422A JP 2006076422 A JP2006076422 A JP 2006076422A JP 4728153 B2 JP4728153 B2 JP 4728153B2
- Authority
- JP
- Japan
- Prior art keywords
- via hole
- hard mask
- interlayer insulating
- insulating film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000005530 etching Methods 0.000 claims description 80
- 239000011229 interlayer Substances 0.000 claims description 69
- 230000004888 barrier function Effects 0.000 claims description 56
- 229910052751 metal Inorganic materials 0.000 claims description 56
- 239000002184 metal Substances 0.000 claims description 56
- 239000000463 material Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 15
- 238000004544 sputter deposition Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 12
- 230000009467 reduction Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Description
半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、該層間絶縁膜とはエッチング耐性の異なる材料からなる第1のハードマスクを形成する工程と、
前記第1のハードマスクの上面から前記層間絶縁膜の底面まで達するビアホールを形成する工程と、
前記層間絶縁膜及び前記第1のハードマスクとはエッチング耐性の異なる材料からなる埋め込み部材を、前記ビアホール内に充填すると共に、前記第1のハードマスクの上に堆積させる工程と、
前記埋め込み部材の上に、前記埋め込み部材とはエッチング耐性の異なる材料からなる第2のハードマスクを形成する工程と、
前記第2のハードマスクに、平面視において前記ビアホールに連続する配線溝に対応する開口を形成する工程と、
前記第2のハードマスクをエッチングマスクとして、前記ビアホールの深さ方向の途中まで前記埋め込み部材をエッチングする工程と、
前記埋め込み部材の上に残っている前記第2のハードマスク、及び前記第2のハードマスクに形成されていた開口に対応する領域の前記第1のハードマスクを除去する工程と、
前記層間絶縁膜の厚さ方向の途中まで達する前記配線溝を形成する工程であって、前記層間絶縁膜のエッチングレートが前記埋め込み部材のエッチングレートよりも速い条件で、前記層間絶縁膜及び前記埋め込み部材をエッチングし、前記配線溝の底面に、エッチングされた前記層間絶縁膜と同一の材料が露出している状態でエッチングを停止し、前記配線溝の底面が前記埋め込み部材の上面よりも高く、かつ前記ビアホール内に残っている埋め込み部材の上面と、前記配線溝の底面との高さの差が、前記ビアホールの平面形状の最大寸法の1/2以下になるように前記配線溝を形成する工程と、
前記ビアホール内の埋め込み部材を除去する工程と、
前記ビアホール及び前記配線溝の内面上に、バリアメタル膜の材料をスパッタリングにより堆積させてバリアメタル膜を形成する工程と、
堆積速度よりもエッチング速度の方が速い条件で、前記バリアメタル膜をリスパッタリングする工程と、
前記ビアホール及び前記配線溝内に、リスパッタリングされた前記バリアメタル膜を介して導電部材を充填する工程と
を有する半導体装置の製造方法が提供される。
O2流量 6sccm;
N2流量 60sccm;
Ar流量 600sccm;
圧力 6.7Pa(50mTorr);
RFパワー:1200W。
O2流量 50sccm;
Ar流量 250sccm;
圧力 3.3Pa(25mTorr);
RFパワー 250W。
N2流量 300sccm;
圧力 6.7Pa(50mTorr);
RFパワー 200W。
CHF3流量 50sccm;
圧力 3.3Pa(25mTorr);
RFパワー 500W。
CHF3流量 30sccm;
圧力 3.3Pa(25mTorr);
RFパワー 500W。
圧力 40Pa(300mTorr);
RFパワー 300W。
O2流量 10sccm;
N2流量 50sccm;
圧力 2.7Pa(20mTorr);
RFパワー 100W。
基板バイアス電力 0〜200W;
圧力 4×10−2〜8×10−2Pa。
基板バイアス電力 200〜600W;
圧力 4×10−2〜8×10−2Pa;
リスパッタリング時間 5〜30秒。
(a)半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
(b)前記層間絶縁膜に、その底面まで達するビアホールを形成する工程と、
(c)前記ビアホール内の下側の一部に、埋め込み部材を充填する工程と、
(d)前記層間絶縁膜の厚さ方向の途中まで達し、平面視において前記ビアホールに連続する配線溝を形成する工程であって、前記層間絶縁膜のエッチングレートが前記埋め込み部材のエッチングレートよりも速い条件で、前記ビアホール内に残っている埋め込み部材の上面と、前記配線溝の底面との高さの差が、前記ビアホールの平面形状の最大寸法の1/2以下になるように配線溝を形成する工程と、
(e)前記ビアホール内の埋め込み部材を除去する工程と、
(f)前記ビアホール及び配線溝内に導電部材を充填する工程と
を有する半導体装置の製造方法。
前記工程fが、前記ビアホール及び配線溝の内面をバリアメタル膜で覆う工程を含む付記1に記載の半導体装置の製造方法。
前記バリアメタル膜で覆う工程が、
前記ビアホール及び配線溝の内面上に、前記バリアメタル膜の材料をスパッタリングにより堆積させる工程と、
堆積速度よりもエッチング速度の方が速い条件で、前記バリアメタル膜をリスパッタリングする工程と
を含む付記2に記載の半導体装置の製造方法。
前記工程bが、
(b1)前記層間絶縁膜の上に、該層間絶縁膜とはエッチング耐性の異なる材料からなる第1のハードマスクを形成する工程と、
(b2)前記第1のハードマスクの上面から前記層間絶縁膜の底面まで達するビアホールを形成する工程と
を含む付記1〜3のいずれかに記載の半導体装置の製造方法。
前記工程cが、
(c1)前記層間絶縁膜及び前記第1のハードマスクとはエッチング耐性の異なる材料からなる埋め込み部材を、前記ビアホール内に充填すると共に、前記第1のハードマスクの上に堆積させる工程と、
(c2)前記埋め込み部材の上に、前記埋め込み部材とはエッチング耐性の異なる材料からなる第2のハードマスクを形成する工程と、
(c3)前記第2のハードマスクに、前記配線溝に対応する開口を形成する工程と、
(c4)前記第2のハードマスクをエッチングマスクとして、前記ビアホールの深さ方向の途中まで前記埋め込み部材をエッチングする工程と、
(c5)前記埋め込み部材の上に残っている前記第2のハードマスク、及び前記第2のハードマスクに形成されていた開口に対応する領域の前記第1のハードマスクを除去する工程と
を含む付記4に記載の半導体装置の製造方法。
前記工程dにおいて、前記ビアホール内に残っている前記埋め込み部材、及び前記第1のハードマスクの上に残っている前記埋め込み部材をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングする付記5に記載の半導体装置の製造方法。
半導体基板の上に形成された絶縁材料からなる層間絶縁膜と、
前記層間絶縁膜の上面から、該層間絶縁膜の厚さ方向の途中まで達する深さを有する配線溝と、
前記配線溝の端部に配置され、前記層間絶縁膜の底面まで達するビアホールと、
前記配線溝及びビアホールの内面を覆うバリアメタル膜と、
前記配線溝及びビアホールの内部に充填された配線と
を有し、前記配線溝の底面と前記ビアホールの側面とは、傾斜面を介して接続されており、前記配線溝の長手方向に平行で前記ビアホールの中心を通り、かつ前記半導体基板の表面に垂直な断面内において、前記傾斜面のうち、前記半導体基板の表面に対する傾斜角が40°〜50°の範囲内の部分の長さが、前記ビアホールの平面形状の最大寸法以下である半導体装置。
前記配線溝は、相対的に太い部分と、該太い部分の端部から延びる相対的に細い部分を含み、前記ビアホールは、前記細い部分の先端に配置されている付記7に記載の半導体装置。
前記太い部分の幅は、前記細い部分の幅の3倍以上である付記8に記載の半導体装置。
前記太い部分の端部から前記ビアホールの中心までの長さは、前記ビアホールの直径の1.5以上である付記8または9に記載の半導体装置。
前記半導体基板の表面に対する前記傾斜面の傾斜角が、40°未満、または50°よりも大きい付記7〜10のいずれかに記載の半導体装置。
前記傾斜面は、前記配線溝の長手方向に平行で前記ビアホールの中心を通り、かつ前記半導体基板の表面に垂直な断面内において曲線部分を含む付記7〜11のいずれかに記載の半導体装置。
半導体基板の上に形成された絶縁材料からなる層間絶縁膜と、
前記層間絶縁膜の上面から、該層間絶縁膜の厚さ方向の途中まで達する深さを有する配線溝と、
前記配線溝の端部に配置され、前記層間絶縁膜の底面まで達するビアホールと、
前記配線溝及びビアホールの内面を覆うバリアメタル膜と、
前記配線溝及びビアホールの内部に充填された配線と
を有し、前記配線溝の底面と前記ビアホールの側面とは、段差面を介して接続されている半導体装置。
前記段差面は、前記ビアホールの側面に連続する相対的に勾配の緩やかな領域と、前記配線溝の底面に連続する相対的に勾配の急な領域とを含む付記13に記載の半導体装置。
前記勾配の緩やかな領域の傾斜角は40°未満であり、前記勾配の急な領域の傾斜角は50°よりも大きい付記14に記載の半導体装置。
前記勾配の急な領域の傾斜角は40°〜50°の範囲内であり、前記ビアホールの中心を通り前記半導体基板の表面に垂直な断面内において、前記勾配の急な領域の長さは前記ビアホールの平面形状の最大寸法以下である付記14に記載の半導体装置。
2 素子分離絶縁膜
3 MOSトランジスタ
10 層間絶縁膜
11 導電プラグ
15 層間絶縁膜
16 バリアメタル膜
17 配線
20 キャップ膜
21 層間絶縁膜
22 第1のハードマスク
22a 第1のハードマスクの下層
22b 第1のハードマスクの上層
24 ビアホール
25 配線溝
27 傾斜面
30 レジストパターン
33、33A、33B 埋め込み部材
35 第2のハードマスク
38 レジストパターン
40、40A バリアメタル膜
41 細い配線
41A 導電膜
43 太い配線
50 チャンバ
51 ウエハステージ
52 ウエハ
53 ターゲット
54 シールド
55 回転磁気アセンブリ
58 ステージバイアス電源
59 ターゲット電源
60 ガス供給源
65 真空ポンプ
Claims (3)
- 半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、該層間絶縁膜とはエッチング耐性の異なる材料からなる第1のハードマスクを形成する工程と、
前記第1のハードマスクの上面から前記層間絶縁膜の底面まで達するビアホールを形成する工程と、
前記層間絶縁膜及び前記第1のハードマスクとはエッチング耐性の異なる材料からなる埋め込み部材を、前記ビアホール内に充填すると共に、前記第1のハードマスクの上に堆積させる工程と、
前記埋め込み部材の上に、前記埋め込み部材とはエッチング耐性の異なる材料からなる第2のハードマスクを形成する工程と、
前記第2のハードマスクに、平面視において前記ビアホールに連続する配線溝に対応する開口を形成する工程と、
前記第2のハードマスクをエッチングマスクとして、前記ビアホールの深さ方向の途中まで前記埋め込み部材をエッチングする工程と、
前記埋め込み部材の上に残っている前記第2のハードマスク、及び前記第2のハードマスクに形成されていた開口に対応する領域の前記第1のハードマスクを除去する工程と、
前記層間絶縁膜の厚さ方向の途中まで達する前記配線溝を形成する工程であって、前記層間絶縁膜のエッチングレートが前記埋め込み部材のエッチングレートよりも速い条件で、前記層間絶縁膜及び前記埋め込み部材をエッチングし、前記配線溝の底面に、エッチングされた前記層間絶縁膜と同一の材料が露出している状態でエッチングを停止し、前記配線溝の底面が前記埋め込み部材の上面よりも高く、かつ前記ビアホール内に残っている埋め込み部材の上面と、前記配線溝の底面との高さの差が、前記ビアホールの平面形状の最大寸法の1/2以下になるように前記配線溝を形成する工程と、
前記ビアホール内の埋め込み部材を除去する工程と、
前記ビアホール及び前記配線溝の内面上に、バリアメタル膜の材料をスパッタリングにより堆積させてバリアメタル膜を形成する工程と、
堆積速度よりもエッチング速度の方が速い条件で、前記バリアメタル膜をリスパッタリングする工程と、
前記ビアホール及び前記配線溝内に、リスパッタリングされた前記バリアメタル膜を介して導電部材を充填する工程と
を有する半導体装置の製造方法。 - 前記配線溝を形成する工程において、前記ビアホール内に残っている前記埋め込み部材、及び前記第1のハードマスクの上に残っている前記埋め込み部材をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングする請求項1に記載の半導体装置の製造方法。
- 半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、該層間絶縁膜とはエッチング耐性の異なる材料からなる第1のハードマスクを形成する工程と、
前記第1のハードマスクの上面から前記層間絶縁膜の底面まで達するビアホールを形成する工程と、
前記層間絶縁膜及び前記第1のハードマスクとはエッチング耐性の異なる材料からなる埋め込み部材を、前記ビアホール内に充填すると共に、前記第1のハードマスクの上に堆積させる工程と、
前記埋め込み部材の上に、前記埋め込み部材とはエッチング耐性の異なる材料からなる第2のハードマスクを形成する工程と、
前記第2のハードマスクに、平面視において前記ビアホールに連続する配線溝に対応する開口を形成する工程と、
前記第2のハードマスクをエッチングマスクとして、前記ビアホールの深さ方向の途中まで前記埋め込み部材をエッチングする工程と、
前記埋め込み部材の上に残っている前記第2のハードマスク、及び前記第2のハードマスクに形成されていた開口に対応する領域の前記第1のハードマスクを除去する工程と、
前記第2のハードマスク及び前記第1のハードマスクを除去した後、前記層間絶縁膜の厚さ方向の途中まで達する前記配線溝を形成する工程であって、前記層間絶縁膜のエッチングレートが前記埋め込み部材のエッチングレートよりも速い条件で、前記層間絶縁膜及び前記埋め込み部材をエッチングし、前記配線溝の底面に、エッチングされた前記層間絶縁膜と同一の材料が露出している状態でエッチングを停止し、前記配線溝の底面の高さが前記埋め込み部材の上面の高さと等しくなるように前記配線溝を形成する工程と、
前記ビアホール内の埋め込み部材を除去する工程と、
前記ビアホール及び前記配線溝の内面上に、バリアメタル膜の材料をスパッタリングにより堆積させてバリアメタル膜を形成する工程と、
堆積速度よりもエッチング速度の方が速い条件で、前記バリアメタル膜をリスパッタリングする工程と、
前記ビアホール及び前記配線溝内に、リスパッタリングされた前記バリアメタル膜を介して導電部材を充填する工程と
を有する半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006076422A JP4728153B2 (ja) | 2006-03-20 | 2006-03-20 | 半導体装置の製造方法 |
TW095131565A TWI324375B (en) | 2006-03-20 | 2006-08-28 | Semiconductor device having wirings formed by damascene and its manufacture method |
US11/515,202 US7906433B2 (en) | 2006-03-20 | 2006-09-05 | Semiconductor device having wirings formed by damascene and its manufacture method |
CN2006101389898A CN101043021B (zh) | 2006-03-20 | 2006-09-22 | 具有镶嵌形成的配线的半导体器件及其制造方法 |
US12/755,656 US8546949B2 (en) | 2006-03-20 | 2010-04-07 | Semiconductor device having wirings formed by damascene |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006076422A JP4728153B2 (ja) | 2006-03-20 | 2006-03-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007251105A JP2007251105A (ja) | 2007-09-27 |
JP4728153B2 true JP4728153B2 (ja) | 2011-07-20 |
Family
ID=38518434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006076422A Active JP4728153B2 (ja) | 2006-03-20 | 2006-03-20 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7906433B2 (ja) |
JP (1) | JP4728153B2 (ja) |
CN (1) | CN101043021B (ja) |
TW (1) | TWI324375B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5436867B2 (ja) * | 2009-01-09 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | フューズ素子の製造方法 |
JP2010278330A (ja) * | 2009-05-29 | 2010-12-09 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
WO2013100894A1 (en) * | 2011-12-27 | 2013-07-04 | Intel Corporation | Method of forming low resistivity tanx/ta diffusion barriers for backend interconnects |
US8736056B2 (en) * | 2012-07-31 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device for reducing contact resistance of a metal |
JP5904070B2 (ja) * | 2012-09-13 | 2016-04-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
KR102014197B1 (ko) | 2012-10-25 | 2019-08-26 | 삼성전자주식회사 | 반도체 장치 및 이의 형성 방법 |
TWI594671B (zh) * | 2014-12-17 | 2017-08-01 | Flexible circuit board micro-aperture conductive through-hole structure and manufacturing method | |
DE102017103620B4 (de) | 2017-02-22 | 2022-01-05 | Infineon Technologies Ag | Halbleitervorrichtung, Mikrofon und Verfahren zum Bilden einer Halbleitervorrichtung |
KR102460076B1 (ko) | 2017-08-01 | 2022-10-28 | 삼성전자주식회사 | 반도체 장치 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000208620A (ja) * | 1999-01-11 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2001230317A (ja) * | 2000-02-15 | 2001-08-24 | Nec Corp | 多層配線構造の形成方法及び半導体装置の多層配線構造 |
JP2003218114A (ja) * | 2002-01-22 | 2003-07-31 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004040019A (ja) * | 2002-07-08 | 2004-02-05 | Matsushita Electric Ind Co Ltd | 金属配線の形成方法 |
JP2004526868A (ja) * | 2001-05-04 | 2004-09-02 | 東京エレクトロン株式会社 | シーケンシャルな堆積及びエッチングを備えたイオン化pvd |
JP2004356521A (ja) * | 2003-05-30 | 2004-12-16 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2005191254A (ja) * | 2003-12-25 | 2005-07-14 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5933756A (en) | 1995-10-18 | 1999-08-03 | Ricoh Company, Ltd. | Fabrication process of a semiconductor device having a multilayered interconnection structure |
JP3445495B2 (ja) | 1997-07-23 | 2003-09-08 | 株式会社東芝 | 半導体装置 |
US6169030B1 (en) | 1998-01-14 | 2001-01-02 | Applied Materials, Inc. | Metallization process and method |
US6042999A (en) | 1998-05-07 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company | Robust dual damascene process |
US6406995B1 (en) | 1998-09-30 | 2002-06-18 | Intel Corporation | Pattern-sensitive deposition for damascene processing |
JP2001284449A (ja) | 2000-03-31 | 2001-10-12 | Sony Corp | 半導体装置の製造方法 |
JP4858895B2 (ja) * | 2000-07-21 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP2003092349A (ja) | 2001-09-18 | 2003-03-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3810309B2 (ja) * | 2001-12-03 | 2006-08-16 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7183195B2 (en) * | 2002-02-22 | 2007-02-27 | Samsung Electronics, Co., Ltd. | Method of fabricating dual damascene interconnections of microelectronic device using hybrid low k-dielectric and carbon-free inorganic filler |
US6855629B2 (en) | 2002-07-24 | 2005-02-15 | Samsung Electronics Co., Ltd. | Method for forming a dual damascene wiring pattern in a semiconductor device |
EP1385201B1 (en) | 2002-07-24 | 2012-09-05 | Samsung Electronics Co., Ltd. | Method of fabricating dual damascene interconnections of microelectronic device |
JP2004119950A (ja) * | 2002-09-30 | 2004-04-15 | Sony Corp | 半導体装置の製造方法 |
JP3909283B2 (ja) * | 2002-10-31 | 2007-04-25 | 富士通株式会社 | 半導体装置の製造方法 |
JP2004165336A (ja) | 2002-11-12 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP4173374B2 (ja) * | 2003-01-08 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP2004253659A (ja) | 2003-02-20 | 2004-09-09 | Renesas Technology Corp | 半導体装置の製造方法 |
US20040209458A1 (en) | 2003-04-16 | 2004-10-21 | Tsai Shin Yi | Semiconductor device having rounding profile structure for reducing step profile and manufacturing processing stress and its manufacturing method |
DE102004015862B4 (de) * | 2004-03-31 | 2006-11-16 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer leitenden Barrierenschicht in kritischen Öffnungen mittels eines abschließenden Abscheideschritts nach einer Rück-Sputter-Abscheidung |
KR100593446B1 (ko) * | 2004-05-19 | 2006-06-28 | 삼성전자주식회사 | 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들 |
KR100745986B1 (ko) | 2004-12-08 | 2007-08-06 | 삼성전자주식회사 | 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법 |
-
2006
- 2006-03-20 JP JP2006076422A patent/JP4728153B2/ja active Active
- 2006-08-28 TW TW095131565A patent/TWI324375B/zh active
- 2006-09-05 US US11/515,202 patent/US7906433B2/en active Active
- 2006-09-22 CN CN2006101389898A patent/CN101043021B/zh active Active
-
2010
- 2010-04-07 US US12/755,656 patent/US8546949B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000208620A (ja) * | 1999-01-11 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2001230317A (ja) * | 2000-02-15 | 2001-08-24 | Nec Corp | 多層配線構造の形成方法及び半導体装置の多層配線構造 |
JP2004526868A (ja) * | 2001-05-04 | 2004-09-02 | 東京エレクトロン株式会社 | シーケンシャルな堆積及びエッチングを備えたイオン化pvd |
JP2003218114A (ja) * | 2002-01-22 | 2003-07-31 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004040019A (ja) * | 2002-07-08 | 2004-02-05 | Matsushita Electric Ind Co Ltd | 金属配線の形成方法 |
JP2004356521A (ja) * | 2003-05-30 | 2004-12-16 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2005191254A (ja) * | 2003-12-25 | 2005-07-14 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007251105A (ja) | 2007-09-27 |
CN101043021B (zh) | 2010-06-16 |
US8546949B2 (en) | 2013-10-01 |
TW200737406A (en) | 2007-10-01 |
US7906433B2 (en) | 2011-03-15 |
CN101043021A (zh) | 2007-09-26 |
TWI324375B (en) | 2010-05-01 |
US20070218671A1 (en) | 2007-09-20 |
US20100193965A1 (en) | 2010-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4728153B2 (ja) | 半導体装置の製造方法 | |
US6910907B2 (en) | Contact for use in an integrated circuit and a method of manufacture therefor | |
US7309654B2 (en) | Technique for reducing etch damage during the formation of vias and trenches in interlayer dielectrics | |
US20060019485A1 (en) | Multi-layer wiring structure, semiconductor apparatus having multi-layer wiring structure, and methods of manufacturing them | |
US9607883B2 (en) | Trench formation using rounded hard mask | |
US20050146040A1 (en) | Metal spacer in single and dual damascene processing | |
US20150091172A1 (en) | Pore sealing techniques for porous low-k dielectric interconnect | |
US6759324B1 (en) | Method of forming a low resistance contact to underlying aluminum interconnect by depositing titanium in a via opening and reacting the titanium with the aluminum | |
US10453794B2 (en) | Interconnect structure for semiconductor devices | |
KR101090372B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
KR100399909B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
US20110097899A1 (en) | Method of forming funnel-shaped opening | |
KR100876532B1 (ko) | 반도체 소자의 제조 방법 | |
KR100483838B1 (ko) | 금속배선의 듀얼 다마신 방법 | |
JP2000216239A (ja) | 銅内部結線の形成方法 | |
US20070293034A1 (en) | Unlanded via process without plasma damage | |
KR20010025972A (ko) | 반도체 장치의 배선 형성방법 | |
KR20100076548A (ko) | 반도체 장치 제조방법 | |
KR101185853B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100613376B1 (ko) | 반도체 소자의 제조 방법 | |
KR20020002733A (ko) | 반도체 소자의 콘택홀 매립 방법 | |
KR100950761B1 (ko) | 반도체 소자의 제조방법 | |
KR100924545B1 (ko) | 반도체 소자의 제조방법 | |
KR20020090441A (ko) | 반도체 소자의 구리배선 형성방법 | |
JP2006339479A (ja) | 多層配線の製造方法および多層配線 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081015 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100422 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100614 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110412 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110414 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4728153 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |