KR101185853B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR101185853B1
KR101185853B1 KR1020060061354A KR20060061354A KR101185853B1 KR 101185853 B1 KR101185853 B1 KR 101185853B1 KR 1020060061354 A KR1020060061354 A KR 1020060061354A KR 20060061354 A KR20060061354 A KR 20060061354A KR 101185853 B1 KR101185853 B1 KR 101185853B1
Authority
KR
South Korea
Prior art keywords
film
low dielectric
metal wiring
dielectric layer
forming
Prior art date
Application number
KR1020060061354A
Other languages
English (en)
Other versions
KR20080002489A (ko
Inventor
이효석
구자춘
김찬배
정채오
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020060061354A priority Critical patent/KR101185853B1/ko
Publication of KR20080002489A publication Critical patent/KR20080002489A/ko
Application granted granted Critical
Publication of KR101185853B1 publication Critical patent/KR101185853B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 듀얼-다마신(Dual-Damascene) 공정을 이용한 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 금속배선 형성방법은, 제1금속배선이 절연막에 매립된 반도체 기판 상에 제1저유전막을 형성하는 단계; 상기 제1저유전막 표면을 이온화된 H2 또는 N2 가스를 이용해 플라즈마 처리하여 상기 제1저유전막 표면을 상기 제1저유전막과 상이한 식각 특성을 갖도록 변화시키어 식각정지막을 형성하는 단계 상기 식각정지막 상에 제2저유전막을 형성하는 단계; 상기 제2저유전막, 식각정지막 및 제1저유전막을 차례로 식각하여 상기 제1금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 제2저유전막과 식각정지막을 식각하여 상기 제2저유전막 내에 제2금속배선용 트렌치를 형성하는 단계; 상기 비아홀 및 트렌치의 측벽과 저면에 확산방지막을 형성하는 단계; 및 상기 확산방지막이 형성된 상기 비아홀 및 트렌치 내에 금속막을 매립하는 단계;를 포함한다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 절연막
T1 : 제1금속배선용 트렌치 23 : 제1금속배선
24 : 베리어막 25 : 제1저유전막
26 : 식각정지막 27 : 제2저유전막
HV : 비아홀 T2 : 제2금속배선용 트렌치
28 : 확산방지막 29 : 제2금속배선
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 듀얼-다마신(Dual-Damascene) 공정을 이용한 금속배선의 형성시 식각정지막으로 인해 유발되는 기생 캐패시턴스(Parasitic Capacitance)의 형성을 방지하여 소자의 동작속도를 개선하며, 패턴불량 및 폴리머의 생성을 방지하여 금속배선의 형성 공정을 안정화시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자간, 또는, 배선과 배선간을 전기적으로 연결시키기 위해 금속배선이 형성되으며, 상기 금속배선의 형성 공정으로서 다마신 공정이 제안된 바 있다. 상기 다마신 공정은 절연막을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 텅스텐, 알루미늄, 구리 등의 도전성 물질로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택홀을 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
한편, 최근 반도체 소자의 고집적화가 진행함에 따라 금속배선의 폭 및 콘택 면적이 감소하여 콘택저항을 비롯한 금속배선의 저항이 점차 증가하게 되었다. 또한, 상기 금속배선 및 콘택플러그 간의 간격이 좁아짐에 따라 금속배선을 절연시키는 절연막으로 인해 유발되는 기생 캐패시턴스가 증가하게 되었다.
이에, 상기 금속배선의 저항을 낮추고 기생 캐패시턴스를 감소시키기 위한 다양한 공정 기술들이 연구되고 있으며, 그 일환으로서, 금속배선 물질로 높은 전기전도도를 갖는 고전도 금속물질을 사용하고, 유전상수 값(K)이 낮은 저유전막을 사용하려는 시도가 이루어지고 있다.
이하에서는, 도 1a 내지 도 1b를 참조하여 종래의 듀얼-다마신 공정을 포함한 반도체 소자의 금속배선 형성방법을 설명하도록 한다.
도 1a를 참조하면, 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(11) 상에 절연막(12)을 증착한 후, 상기 절연막(12) 내에 제1금속배선(13)을 형성한다. 다음으로, 상기 제1금속배선(13)이 형성된 기판(11) 상에 상기 제1금속배선(13)의 확산을 방지하기 위한 베리어막(14)을 형성한다.
이어서, 상기 베리어막(14) 상에 제1저유전막(15), 식각정지막(16) 및 제2저유전막(17)을 차례로 증착한다. 여기서, 상기 제1금속배선(13)은 다마신 공정으로 형성하며, 상기 베리어막(14)은 SiO2막으로 형성한다.
도 1b를 참조하면, 상기 제2저유전막(17), 식각정지막(16), 제1저유전막(15) 및 베리어막(14)을 두 단계의 패터닝 공정으로 식각함으로써, 트렌치(T)와 비아홀(HV)이 형성된다.
여기서, 상기 식각정지막(16)은 제2금속배선용 트렌치(T2)의 형성시 제1저유전막(15) 부분이 식각되는 것을 방지하기 위해 형성하는 것이며, 통상 질화막이나 실리콘 카바이드막으로 형성한다.
다음으로, 상기 비아홀(HV)과 제2금속배선용 트렌치(T2)를 포함한 기판(11) 측벽과 저면에 확산방지막(18)과 씨드막(도시안됨)을 차례로 형성한 후, 상기 씨드막이 형성된 비아홀(HV)과 제2금속배선용 트렌치(T2) 내에 금속막을 매립하여 제2금속배선(19)을 형성한다.
그러나, 종래기술의 경우에는 식각정지막(16)으로 사용하는 질화막, 또는, 실리콘 카바이드막의 유전상수 값(K=4～5)이 제1 및 제2저유전막(15,17)의 유전상수 값(K=2.0～3.5)보다 높으므로 상기 식각정지막(16)으로 인해 원치 않는 기생 캐패시턴스(Parasitic Capacitance)의 형성이 유발되며, 이 때문에, 반도체 소자의 동작 속도가 저하된다는 문제점이 있다.
특히, 상기 식각정지막(16)으로 실리콘 카바이드막이 사용되는 경우에는, 상기 식각정지막(16) 내에 존재하는 탄소 성분이 식각 공정 중에 식각 가스와 반응하여 다량의 폴리머를 생성하게 되므로 상기 식각 공정이 원활하게 이루어지지 못하는 문제점이 있다.
또한, 상기 식각정지막(16)과 제2저유전막(17)의 식각속도 차로 인하여 제2금속배선용 트렌치(T) 양측벽의 모서리 부분이 평탄하지 않은 형상을 가지며, 이로 인해, 상기 트렌치(T) 표면에 증착되는 확산방지막(18)이 불균일하게 증착되고, 상기 불균일하게 증착된 확산방지막(18)의 열팽창계수의 차로 인해 패턴불량이 유발된다는 문제점이 있다.
한편, 상기와 같은 문제점들이 발생하는 것을 방지하기 위해 식각정지막(16)을 형성하지 않는 방법이 제안된 바 있으나, 이 경우, 다양한 패턴 밀도를 갖는 구 조에서 균일한 프로파일을 얻는 것이 어렵다는 한계를 갖는다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 듀얼-다마신(Dual-Damascene) 공정을 이용한 다층 금속배선의 형성시 유전상수 값(K)이 높은 식각정지막으로 인한 기생 캐패시턴스(Parasitic Capacitance)의 형성을 방지하여 소자의 동작 속도를 개선할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 식각정지막으로 실리콘 카바이드막이 사용되는 경우 생성되는 폴리머의 생성을 방지하여, 원활한 식각 공정을 수행함으로써 금속배선의 형성 공정을 안정화시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 금속배선 형성방법은, 제1금속배선이 절연막에 매립된 반도체 기판 상에 제1저유전막을 형성하는 단계; 상기 제1저유전막 표면을 이온화된 H2 또는 N2 가스를 이용해 플라즈마 처리하여 상기 제1저유전막 표면을 상기 제1저유전막과 상이한 식각 특성을 갖도록 변화시키어 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제2저유전막을 형성하는 단계; 상기 제2저유전막, 식각정지막 및 제1저유전막을 차례로 식각하여 상기 제1금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 제2저유전막과 식각정지막을 식각하여 상기 제2저유전막 내에 제2금속배선용 트렌치를 형성하는 단계; 상기 비아홀 및 트렌치의 측벽과 저면에 확산방지막을 형성하는 단계; 및 상기 확산방지막이 형성된 상기 비아홀 및 트렌치 내에 금속막을 매립하는 단계;를 포함한다.
여기서, 상기 제1저유전막이 형성되기 전에, 상기 제1금속배선이 형성된 반도체 기판 상에 베리어막을 더 형성한다.
상기 베리어막은 질화막과 SiC막 중, 최소한 어느 하나의 막으로 형성한다.
상기 제1저유전막은 스핀 온(Spin on) 방식으로 형성한다.
상기 제1저유전막은 화학기상증착(Chemical Vapor Deposition : CVD) 방식으로 형성한다.
상기 식각정지막은 상기 제1저유전막이 형성된 챔버 내에서 상기 플라즈마 처리에 의해 형성된다.
상기 제1저유전막은 3000～10000Å의 두께로 형성한다.
상기 플라즈마 처리는 100～400℃의 온도, 10mtorr～10torr의 압력 및 10～300초의 공정 시간 중, 최소한 하나 이상을 공정조건으로 하여 수행한다.
상기 플라즈마 처리는 H2, 또는, N2 가스를 이온화시켜서 수행한다.
상기 플라즈마 처리를 통해 형성된 상기 식각정지막은 10～1000Å의 두께로 형성한다.
상기 제2금속배선용 트렌치는, 상기 식각정지막이 노출되도록 제2저유전막을 식각하는 단계; 및 상기 노출된 식각정지막을 식각하는 단계;를 수행하여 형성된다.
상기 확산방지막은 Ta막, TaN막, TiN막, WN막 및 W-Si-N막으로 구성되는 그룹으로부터 선택된 적어도 어느 하나의 막으로 형성한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 금속배선 형성방법은, 제1금속배선이 절연막에 매립된 반도체 기판 상에 제1저유전막을 형성하는 단계; 상기 제1저유전막 상에 식각정지막 역할을 하는 비정질탄소막을 형성하는 단계; 상기 비정질탄소막 상에 제2저유전막을 형성하는 단계; 상기 제2저유전막, 비정질탄소막 및 제1저유전막을 차례로 식각하여 상기 제1금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 제2저유전막과 비정질탄소막을 식각하여 상기 제2저유전막 내에 제2금속배선용 트렌치를 형성하는 단계; 상기 비아홀 및 트렌치의 측벽과 저면에 확산방지막을 형성하는 단계; 및 상기 확산방지막이 형성된 상기 비아홀 및 트렌치 내에 금속막을 매립하는 단계;를 포함한다.
여기서, 상기 제1저유전막이 형성되기 전에, 상기 제1금속배선이 형성된 반도체 기판 상에 베리어막을 더 형성한다.
상기 베리어막은 질화막과 SiC막 중, 최소한 어느 하나의 막으로 형성한다.
상기 제1저유전막은 스핀 온(Spin on) 방식으로 형성한다.
상기 제1저유전막은 화학기상증착(Chemical Vapor Deposition : CVD) 방식으로 형성한다.
상기 제1저유전막은 3000～10000Å의 두께로 형성한다.
상기 비정질탄소막은 200～800W의 RF 파워를 사용하여 수행한다.
상기 비정질탄소막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)방식으로 형성한다.
상기 비정질탄소막은 100～5000Å의 두께로 형성한다.
상기 비정질탄소막에는 32～42%의 H와 58～68%의 C를 포함된다.
상기 비정질탄소막은 25～550℃의 온도에서 형성한다.
상기 제2금속배선용 트렌치는, 상기 비정질탄소막이 노출되도록 제2저유전막을 식각하는 단계; 및 상기 노출된 비정질탄소막을 식각하는 단계;를 수행하여 형성된다.
상기 확산방지막은 Ta막, TaN막, TiN막, WN막 및 W-Si-N막으로 구성되는 그룹으로부터 선택된 적어도 어느 하나의 막으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 듀얼-다마신(Dual-Damascene) 공정을 이용한 금속배선의 형성시 제1저유전막 표면에 플라즈마 처리를 수행하거나, 또는, 상기 제1저유전막 상에 비정질탄소막을 형성하여 유전상수 값이 낮은 식각정지막을 형성한 다음, 상기 식각정지막 상에 제2저유전막을 형성한다.
이렇게 하면, 유전상수 값이 높은 식각정지막의 형성함으로써 유발되는 원치 않는 기생 캐패시턴스(Parasitic Capacitance)의 형성을 방지할 수 있으며, 이를 통해, 반도체 소자의 동작속도를 효과적으로 개선할 수 있다. 또한, 상기 식각정지막과 제2저유전막의 식각속도 차를 줄여 패턴불량을 방지할 수 있으며, 상기 식각정지막으로서 실리콘 카바이드막을 형성할 경우에 유발되는 폴리머의 발생을 억제 하여 원활한 식각 공정을 수행할 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 게이트, 비트라인 및 캐패시턴스 등의 하부 구조물(도시안됨)이 형성되고, 제1금속배선(23)이 절연막(22)에 매립된 반도체 기판(21) 상부에 상기 제1금속배선(23)의 확산을 방지하기 위한 베리어막(24)을 형성한 후, 상기 베리어막(24) 상에 제1저유전막(25)을 형성한다.
여기서, 상기 베리어막(24)은 질화막, 또는, SiC막으로 형성한다. 또한, 상기 제1저유전막(25)은 스핀 온(Spin on) 방식, 또는 화학기상증착(Chemical Vapor Deposition : CVD) 방식을 통해 3000～10000Å 정도의 두께로 형성하고, 대체로 2.0 내지 3.5 정도의 유전율 재료로 형성된다.
도 2b를 참조하면, 상기 제1저유전막(25)의 표면을 플라즈마 처리하여, 제1저유전막(25)의 표면을 상기 제1저유전막(25)과 상이한 식각 특성을 갖도록 변화시키어 식각정지막(26)을 형성한다. 상기 식각정지막(26)은 제1저유전막(25)을 형성하는 챔버 내에서 플라즈마 이온을 이용한 표면처리로 형성됨이 바람직하다.
그리고, 상기 플라즈마 처리는 H2, 또는, N2 가스를 이온화시켜서 진행될 수 있고, 100～400℃ 정도의 온도와 10mtorr～10torr 정도의 압력으로 10～300초 동안 수행하며, 상기 플라즈마 처리를 통해 식각정지막(26)을 10～1000Å 정도의 두께로 형성한다.
이때, 상기 플라즈마 처리를 통해 제1 저유전막(25)이 변화되어 형성된 식각정지막(26)의 유전상수 값은 상기 제1저유전막(25)의 유전상수 값과 비슷하며, 이 때문에, 원치않는 정도의 기생 캐패시턴스(Parasitic Capacitance)의 형성을 방지할 수 있다. 또한, 상기 제1저유전막(25)을 플라즈마 처리하여 식각정지막(26)을 형성하기 때문에 다량의 폴리머가 생성되는 것을 방지할 수 있다.
도 2c를 참조하면, 상기 식각정지막(26) 상에 제2저유전막(27)을 형성한다. 여기서, 상기 제2저유전막(27)은 스핀 온(Spin on) 방식, 또는 화학기상증착(Chemical Vapor Deposition : CVD) 방식을 통해 형성한다.
도 2d를 참조하면, 그 다음, 상기 제2저유전막(27), 식각정지막(26) 및 제1저유전막(25)을 차례로 식각하여 상기 제1금속배선(23)을 노출시키는 비아홀(HV)을 형성한다.
도 2e를 참조하면, 상기 비아홀(HV)이 형성된 제2저유전막(27)을 상기 식각정지막(26)이 노출되도록 좀더 식각한 다음, 상기 노출된 식각정지막(26) 부분을 식각하여 제2저유전막(27) 내에 제2금속배선용 트렌치(T2)를 형성한다. 이때, 상기 제2금속배선용 트렌치(T2)는 상기 비아홀(HV)보다 넓은 폭을 갖도록 형성된다.
이때, 상기 식각 공정시 식각정지막과 제2저유전막과의 식각속도 차가 크지 않으므로 상기 제2금속배선용 트렌치(T2)는 측벽이 평탄한 표면을 갖도록 형성되며, 따라서, 상기 제2금속배선용 트렌치(T2) 내에 형성될 확산방지막이 균일하게 증착되므로 패턴불량을 방지할 수 있다.
도 2f를 참조하면, 비아홀(HV)과 제2금속배선용 트렌치(T2)의 측벽과 저면에 확산방지막(28)과 씨드막(도시안됨)을 차례로 형성한다. 다음으로, 상기 확산방지막(28)과 씨드막이 형성된 비아홀(HV) 및 제2금속배선용 트렌치(T2) 내에 금속막을 매립한 후, 상기 제2저유전막(27)이 노출되도록 금속막을 CMP하여 제2금속배선(29)을 형성한다.
이때, 상기 확산방지막(28)은 Ta막, TaN막, TiN막, WN막 및 W-Si-N막으로 구성되는 그룹으로부터 선택된 적어도 어느 하나의 막으로 형성한다.
여기서, 본 발명은 상기 플라즈마 처리를 통해 형성된 식각정지막의 유전상수 값은 상기 제1저유전막의 유전상수 값과 비슷하므로 기생 캐패시턴스의 형성을 방지할 수 있으며, 이를 통해, 소자의 동작속도를 개선할 수 있다. 또한, 상기 식각정지막을 제1저유전막과 다른 재질의 막으로 형성함으로써 발생하는 두 막(25,26)의 식각속도 차이 및 열팽창계수의 차이를 방지하여 패턴불량을 방지함으로써 상기 금속배선의 형성 공정을 안정화시킬 수 있다.
한편, 본 발명의 일실시예에서는 저유전막의 표면을 플라즈마 처리하여 식각정지막을 형성함으로써 반도체 소자의 동작속도를 개선함과 아울러 금속배선의 형성 공정을 안정화시켰지만, 본 발명의 다른 실시예에서는 상기 식각정지막을 비정질탄소막으로 형성함으로써 반도체 소자의 동작속도를 개선함과 아울러 금속배선의 형성 공정을 안정화시킬 수 있다.
상기한 본 발명의 다른 실시예의 경우에는, 전술한 본 발명의 실시예에서와 동일한 과정을 통해 제1유전막(25)을 형성한 다음, 도 3a에 도시된 바와 같이, 상기 제1저유전막(25) 상에 식각정지막으로서 비정질탄소막(26a)을 형성한다.
이때, 상기 비정질탄소막(26a)은 200～800W 정도의 RF 파워를 사용하여 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)방식으로 100～5000Å 정도의 두께로 형성하며, 상기 비정질탄소막(26a)에는 32～42%의 H와 58～68%의 C를 포함된다. 또한, 상기 비정질탄소막(26a)은 25～550℃ 정도의 온도에서 형성한다.
계속해서, 상기 비정질탄소막(26a)이 형성된 기판(21) 결과물 상에 전술한 본 발명의 일실시예와 동일한 과정을 수행하여, 도 3b에 도시된 바와 같이, 반도체 소자의 금속배선(29)의 형성을 완성한다.
여기서, 상기 비정질탄소막(26a)은 종래의 식각정지막으로 사용되는 질화막이나 실리콘 카바이드막에 비해 유전상수 값이 낮으므로 기생 캐패시턴스의 형성을 방지할 수 있으며, 이를 통해, 반도체 소자의 동작속도를 개선할 수 있다. 또한, 상기 비정질탄소막(26a)은 간단한 식각 공정에 의해 제거되는 특성이 있으므로 상기 식각 공정 중 발생하는 폴리머를 최소화 할 수 있으며, 유전막과의 식각속도 차가 크지 않으므로 패턴불량을 방지하여 금속배선의 형성 공정을 안정화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 듀얼-다마신(Dual-Damascene) 공정을 이용한 다층 금속배선의 형성시, 종래의 유전상수 값(K)이 높은 질화막, 또는, 실리콘 카바 이드막 대신 유전상수 값이 낮은 식각정지막을 형성함으로써 기생 캐패시턴스(Parasitic Capacitance)의 형성을 방지하여 소자의 동작 속도를 개선할 수 있다.
또한, 본 발명은 상기 식각정지막으로 종래의 실리콘 카바이드막이 사용되는 경우에 유발되는 폴리머의 생성을 방지하여 원활한 식각 공정을 수행함으로써, 금속배선의 형성 공정을 안정화시킬 수 있다.
게다가, 본 발명은 상기 식각정지막과 유전막의 식각속도 차로 인해 유발되는 패턴불량을 방지하여 금속배선의 형성 공정을 안정화시킬 수 있다.

Claims (25)

  1. 제1금속배선이 절연막에 매립된 반도체 기판 상에 제1저유전막을 형성하는 단계;
    상기 제1저유전막 표면을 이온화된 H2 또는 N2 가스를 이용해 플라즈마 처리하여 상기 제1저유전막 표면을 상기 제1저유전막과 상이한 식각 특성을 갖도록 변화시키어 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제2저유전막을 형성하는 단계;
    상기 제2저유전막, 식각정지막 및 제1저유전막을 차례로 식각하여 상기 제1금속배선을 노출시키는 비아홀을 형성하는 단계;
    상기 제2저유전막과 식각정지막을 식각하여 상기 제2저유전막 내에 제2금속배선용 트렌치를 형성하는 단계;
    상기 비아홀 및 트렌치의 측벽과 저면에 확산방지막을 형성하는 단계; 및
    상기 확산방지막이 형성된 상기 비아홀 및 트렌치 내에 금속막을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1저유전막이 형성되기 전에, 상기 제1금속배선이 형성된 반도체 기판 상에 베리어막을 더 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 베리어막은 질화막과 SiC막 중, 최소한 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1저유전막은 스핀 온(Spin on) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1저유전막은 화학기상증착(Chemical Vapor Deposition : CVD) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항, 또는, 제 5 항에 있어서,
    상기 식각정지막은 상기 제1저유전막이 형성된 챔버 내에서 상기 플라즈마 처리에 의해 형성됨을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1저유전막은 3000～10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 플라즈마 처리는 100～400℃의 온도, 10mtorr～10torr의 압력 및 10～300초의 공정 시간 중, 최소한 하나 이상을 공정조건으로 하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 플라즈마 처리를 통해 형성된 상기 식각정지막은 10～1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2금속배선용 트렌치는,
    상기 식각정지막이 노출되도록 제2저유전막을 식각하는 단계; 및
    상기 노출된 식각정지막을 식각하는 단계;
    를 수행하여 형성됨을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 확산방지막은 Ta막, TaN막, TiN막, WN막 및 W-Si-N막으로 구성되는 그룹으로부터 선택된 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020060061354A 2006-06-30 2006-06-30 반도체 소자의 금속배선 형성방법 KR101185853B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061354A KR101185853B1 (ko) 2006-06-30 2006-06-30 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061354A KR101185853B1 (ko) 2006-06-30 2006-06-30 반도체 소자의 금속배선 형성방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020120012250A Division KR20120024907A (ko) 2012-02-07 2012-02-07 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20080002489A KR20080002489A (ko) 2008-01-04
KR101185853B1 true KR101185853B1 (ko) 2012-09-26

Family

ID=39214270

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061354A KR101185853B1 (ko) 2006-06-30 2006-06-30 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR101185853B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102068677B1 (ko) * 2013-04-10 2020-01-22 삼성전자 주식회사 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR20080002489A (ko) 2008-01-04

Similar Documents

Publication Publication Date Title
US6372636B1 (en) Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
US7816253B2 (en) Surface treatment of inter-layer dielectric
US20090218699A1 (en) Metal interconnects in a dielectric material
US20100301486A1 (en) High-aspect ratio contact element with superior shape in a semiconductor device for improving liner deposition
US8153524B2 (en) Providing superior electromigration performance and reducing deterioration of sensitive low-k dielectrics in metallization systems of semiconductor devices
US20100109161A1 (en) Reducing metal voids in a metallization layer stack of a semiconductor device by providing a dielectric barrier layer
US7091612B2 (en) Dual damascene structure and method
JP2004200203A (ja) 半導体装置及びその製造方法
US7763547B2 (en) Technique for enhancing process flexibility during the formation of vias and trenches in low-k interlayer dielectrics
KR101185853B1 (ko) 반도체 소자의 금속배선 형성방법
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20120024907A (ko) 반도체 소자의 금속배선 형성방법
KR100623332B1 (ko) 반도체소자의 금속배선 형성방법
KR100876532B1 (ko) 반도체 소자의 제조 방법
KR100386628B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100744669B1 (ko) 구리를 사용한 대머신 금속배선 형성 방법
KR20020048720A (ko) 구리를 사용한 대머신 금속배선 형성 방법
KR20100078150A (ko) 반도체 소자 및 그의 제조 방법
KR20020090441A (ko) 반도체 소자의 구리배선 형성방법
KR100325597B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100755112B1 (ko) 반도체 소자의 인덕터 제조 방법
KR100670686B1 (ko) 반도체 소자의 콘택플러그 제조 방법
KR100613376B1 (ko) 반도체 소자의 제조 방법
JP2004207358A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee