KR102068677B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

상부 배선을 형성하기 위한 공정에 사용되는 금속 하드 마스크를 하부 배선 오픈 전에 제거하여, 상부 배선을 형성하기 위한 금속화(metallization) 공정을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 하부 패턴을 포함하는 기판 상에 식각 정지막 및 절연막을 순차적으로 형성하고, 상기 절연막 상에 제1 개구부를 포함하는 도전성 마스크 패턴을 형성하고, 상기 도전성 마스크 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 상기 식각 정지막을 노출시키는 비아홀을 형성하고, 상기 도전성 마스크 패턴을 제거한 후, 상기 비아홀의 측벽을 따라 패시베이션막을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 반도체 칩의 고집적화 및 저전력화를 위해, 배선층의 종횡비(aspect ratio)는 증가하게 된다. 따라서, 이와 같이 종횡비가 증가한 배선층이 보이드 등이 결함을 포함하지 않도록 형성하는 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 상부 배선을 형성하기 위한 공정에 사용되는 금속 하드 마스크를 하부 배선 오픈 전에 제거하여, 상부 배선을 형성하기 위한 금속화(metallization) 공정을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 하부 패턴을 포함하는 기판 상에 식각 정지막 및 절연막을 순차적으로 형성하고, 상기 절연막 상에 제1 개구부를 포함하는 도전성 마스크 패턴을 형성하고, 상기 도전성 마스크 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 상기 식각 정지막을 노출시키는 비아홀을 형성하고, 상기 도전성 마스크 패턴을 제거한 후, 상기 비아홀의 측벽을 따라 패시베이션막을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 패시베이션막은 탄소 기반(carbon-based) 폴리머를 포함한다.
본 발명의 몇몇 실시예에서, 상기 패시베이션막을 형성하는 것은 플라즈마 공정을 이용하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 패시베이션막을 형성한 후, 상기 비아홀과 오버랩되는 식각 정지막을 제거하여, 상기 하부 패턴을 노출시키는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 도전성 마스크 패턴을 제거하는 것과 상기 하부 패턴을 노출시키는 것은 인시츄(in-situ)로 진행되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연막은 상부 절연막과 하부 절연막을 포함하고, 상기 하부 패턴을 노출시키는 것은 상기 상부 절연막을 식각 마스크로 이용하여, 노출된 상기 식각 정지막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 비아홀의 측벽을 따라 컨포말하게 배리어막을 형성하고, 상기 배리어막 상에, 상기 비아홀을 채우는 도전막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 비아홀을 형성하는 것은 상기 도전성 마스크 패턴 상에, 제1 개구부와 전체적으로 오버랩되고, 상기 제1 개구부보다 폭이 좁은 제2 개구부를 포함하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 제1 트렌치를 형성하고, 상기 감광막 패턴을 제거한 후, 상기 도전성 마스크 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 상기 식각 정지막을 비노출시키는 제2 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치가 형성될 때, 상기 제1 트렌치에 대응되는 영역에 상기 비아홀이 형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 비아홀은 상기 제2 트렌치의 바닥면에 형성된다.
본 발명의 몇몇 실시예에서, 상기 패시베이션막은 상기 제2 트렌치의 측벽 및 바닥면과, 상기 비아홀의 측벽을 따라 형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 도전성 마스크 패턴은 상기 제1 개구부와 이격된 제3 개구부를 포함하고, 상기 비아홀을 형성하는 것은 상기 제2 트렌치가 형성될 때, 상기 제3 개구부에 대응되는 상기 절연막 내에 상기 식각 정지막을 비노출시키는 제3 트렌치를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 패턴은 도전성 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 금속 배선 상에 식각 정지막 및 절연막을 순차적으로 형성하고, 상기 절연막 상에, 상기 절연막의 상면을 노출시키는 제1 개구부를 포함하는 도전성 마스크 패턴을 형성하고, 노출되는 상기 절연막의 상면 일부에, 상기 식각 정지막을 비노출시키는 제1 트렌치를 형성하고, 상기 도전성 마스크 패턴을 이용하여 식각하여, 상기 식각 정지막을 비노출시키는 제2 트렌치와, 상기 제1 트렌치에 대응되는 영역에 상기 식각 정지막을 노출시키는 비아홀을 상기 절연막 내에 형성하고, 상기 도전성 마스크 패턴을 제거한 후, 상기 제2 트렌치의 측벽 및 바닥면과, 상기 비아홀의 측벽을 따라 패시베이션막을 형성하고, 상기 패시베이션막을 형성한 후, 상기 노출된 식각 정지막을 제거하여 상기 금속 배선을 노출시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 패시베이션막을 형성하는 것은 플라즈마 공정을 이용하여 탄소 기반 폴리머를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 도전성 마스크 패턴을 제거하는 것과, 상기 패시베이션막을 형성하는 것과, 상기 금속 배선을 노출시키는 것은 인시츄(in-situ)로 진행되는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 7 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중단단계 도면들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1을 참고하면, 하부 패턴(105)을 포함하는 기판(100) 상에 제1 식각 정지막(110) 및 제1 절연막(120)을 순차적으로 형성한다. 제1 절연막(120) 상에 제1 개구부(132)를 포함하는 제1 마스크 패턴(130, 140)을 형성한다.
구체적으로, 기판(100)에 하부 패턴(105)을 형성한다. 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 하부 패턴(105)은 금속 배선인 것으로 설명하나, 이는 설명의 편이성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 하부 패턴(105)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 구체적으로, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
기판(100)에 포함되는 하부 패턴(105)은 도전성 물질을 포함할 수 있다. 하부 패턴(105)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W) 및 이들의 조합을 포함할 수 있다.
하부 배리어막(103)이 하부 패턴(105)과 기판(100) 사이에 형성될 수 있다. 하부 배리어막(103)은 기판(100) 내의 리세스를 따라 컨포말하게(conformally) 형성될 수 있다. 하부 배리어막(103)은 예를 들어, Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질을 포함할 수 있다. 하부 배리어막(103)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
제1 식각 정지막(110)은 하부 패턴(105)을 포함하는 기판(100) 상에 형성된다. 제1 식각 정지막(110)은 하부 패턴(105)을 보호하는 캡핑막의 역할을 할 수 있다. 제1 식각 정지막(110)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소질화물 등을 포함할 수 있다. 제1 식각 정지막(110)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등일 이용하여 형성될 수 있다. 이하에서, 예시적으로 제1 식각 정지막(110)은 실리콘 탄소질화물(SiCN)을 포함하는 것으로 설명한다.
제1 절연막(120)은 제1 식각 정지막(110) 상에 형성된다. 제1 절연막(120)은 제1 하부 절연막(122)과 제1 상부 절연막(124)을 포함할 수 있다. 제1 하부 절연막(122) 및 제1 상부 절연막(124)은 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다. 또한, 제1 하부 절연막(122) 및 제1 상부 절연막(124)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass) Parylene, BCB(bis-benzocyclobutenes) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연막(120)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
제1 절연막(120)은 제1 식각 정지막(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 이하에서, 예시적으로 제1 하부 절연막(122)은 저유전율 물질을 포함하고, 제1 상부 절연막(124)은 실리콘 산질화물(SiON)을 포함하는 것으로 설명한다.
제1 마스크 패턴(130, 140)을 제1 절연막(120) 상에 형성한다. 제1 마스크 패턴(130, 140)은 제1 하부 마스크 패턴(130)과 제1 상부 마스크 패턴(140)을 포함할 수 있다. 제1 마스크 패턴 중 제1 하부 마스크 패턴(130)은 예를 들어, 도전성 마스크 패턴일 수 있다. 제1 하부 마스크 패턴(130)은 예를 들어, 타이타늄 질화물(TiN), 타이타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제1 상부 마스크 패턴(140)은 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다. 이하에서, 예시적으로 제1 상부 마스크 패턴(140)은 제1 상부 절연막(124)과 동일한 물질을 포함하는 것으로 설명한다.
구체적으로, 제1 절연막(120) 상에 제1 하부 마스크막 및 제1 상부 마스크막을 순차적으로 형성한다. 제1 상부 마스크막을 패터닝하기 위해, 감광막 패턴을 제1 상부 마스크막 상에 형성한다. 포토 공정에서, 제1 상부 마스크막은 예를 들어, 반사 방지막일 수 있다. 이 후, 감광막 패턴을 식각 마스크로 이용하여, 제1 상부 마스크 패턴(140)을 형성할 수 있다. 감광막 패턴을 제거한 후, 제1 상부 마스크 패턴(140)을 식각 마스크로 이용하여, 제1 개구부(132)를 포함하는 제1 하부 마스크 패턴(130)을 형성할 수 있다. 하지만, 이에 제한되는 것은 아니며, 제1 상부 마스크막 상에 형성된 감광막 패턴을 식각 마스크로 이용하여, 제1 상부 마스크 패턴(140) 및 제1 하부 마스크 패턴(130)을 동시에 형성할 수도 있다.
제1 개구부(132)은 제1 절연막(120) 구체적으로 제1 상부 절연막(124)을 노출시킨다. 도 1에서, 제1 개구부(132)는 제1 상부 절연막(124)의 상면을 노출시키는 것으로 도시되었지만, 이에 제한되는 것은 아니며, 제1 상부 절연막(124)의 일부가 리세스될 수도 있다.
도 2를 참고하면, 제1 하부 마스크 패턴(130)을 식각 마스크로 이용하여, 제1 절연막(120) 내에 제1 비아홀(125)을 형성한다. 제1 비아홀(125)은 제1 절연막(120) 하부에 있는 제1 식각 정지막(110)을 노출시킨다. 즉, 제1 비아홀(125)은 제1 절연막(120)을 관통하여 형성된다.
구체적으로, 제1 개구부(132)에 의해 노출되는 제1 절연막(120) 즉, 제1 상부 절연막(124) 및 제1 하부 절연막(122)을 식각하여, 제1 절연막(120) 내에 제1 비아홀(125)을 형성한다. 제1 비아홀(125)을 형성하는 식각 공정은 제1 식각 정지막(110)에서 중단될 있다. 이를 통해, 제1 비아홀(125)은 제1 식각 정지막(110)을 노출시킨다.
제1 비아홀(125)을 형성하는 식각 공정은 예를 들어, 건식 식각 공정일 수 있다.
제1 비아홀(125)이 형성될 때, 제1 하부 마스크 패턴(130) 상에 형성되어 있던 제1 상부 마스크 패턴(140)도 식각되어 제거될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서, 제1 상부 마스크 패턴(140)은 제1 비아홀(125)을 형성하는 식각 공정 중에 제거되는 것으로 설명하지만, 이에 제한되는 것은 아니다. 즉, 도 1에서 제1 하부 마스크 패턴(130)을 형성한 후, 제1 상부 마스크 패턴(140)이 제거될 수 있음은 물론이다.
도 3을 참고하면, 제1 하부 마스크 패턴(130)을 제거하여, 제1 절연막(120)의 상면을 노출시킨다. 즉, 제1 상부 절연막(124)의 상면이 노출된다.
제1 하부 마스크 패턴(130)을 제거하는 것은 예를 들어, 건식 식각 공정을 이용할 수 있다. 제1 하부 마스크 패턴(130)을 제거하는 과정 중, 제1 비아홀(125)에 의해 노출되는 제1 식각 정지막(110)은 실질적으로 식각되지 않을 수 있다.
제1 하부 마스크 패턴(130)은 도전성 마스크 패턴일 수 있다, 그러므로, 제1 하부 마스크 패턴(130)을 제거하는 식각 공정은 제1 절연막(120)에 포함되는 물질과 비교하여 제1 하부 마스크 패턴(130)에 포함되는 물질에 대해 높은 식각 선택비를 갖는 소오스 가스를 이용할 수 있다. 예를 들어, 제1 하부 마스크 패턴(130)을 제거하는 식각 공정은 클로린 계열 가스 또는 이들의 조합 등을 이용할 수 있다.
도 4를 참고하면, 제1 비아홀(125)의 측벽을 따라 제1 패시베이션막(150)이 형성된다. 제1 패시베이션막(150)은 제1 비아홀(125)의 측벽뿐만 아니라, 노출된 제1 식각 정지막(110) 및 제1 절연막(120) 즉, 제1 상부 절연막(124)의 상면 상에도 형성될 수 있다.
제1 패시베이션막(150)은 탄소 기반의 폴리머(carbon-based polymer)를 포함할 수 있다. 제1 패시베이션막(150)은 예를 들어, 플라즈마 공정 등을 이용하여 형성될 수 있다. 제1 패시베이션막(150)을 형성하는 플라즈마 공정은 예를 들어, 탄소를 포함하는 전구체 가스(precursor)를 포함하는 소오스 가스를 이용할 수 있다.
제1 비아홀(125)에 의해 노출되는 제1 절연막(120) 상에 제1 패시베이션막(150)을 형성함으로써, 저유전율 물질을 포함할 수 있는 제1 하부 절연막(122)의 플라즈마 데미지 및 제1 비아홀(125)의 프로파일 보잉(profile bowing)을 경감시킬 수 있다. 즉, 이 후에 진행되는 제1 식각 정지막(110)의 제거 공정에서, 제1 패시베이션막(150)은 제1 절연막(120)을 보호하는 역할을 할 수 있다.
도 5를 참고하면, 제1 비아홀(125)에 의해 노출되는 제1 식각 정지막(110)의 일부를 제거함으로써, 하부 패턴(105)은 노출될 수 있다. 즉, 제1 절연막(120)과 오버랩되지 않는 제1 식각 정지막(110)은 제거될 수 있다.
제1 식각 정지막(110)은 예를 들어, 건식 식각 등을 이용하여 제거될 수 있다. 제1 비아홀(125)과 오버랩되는 제1 식각 정지막(110)은 예를 들어, CHxFy의 화학식을 갖는 가스를 이용할 수 있으나, 이에 제한되는 것은 아니다.
제1 식각 정지막(110)을 제거하여 하부 패턴(105)을 노출시키는 과정에서, 제1 상부 절연막(124)의 상면에 형성된 제1 패시베이션막(150)만이 제거되는 것으로 도시하지만, 이에 제한되는 것은 아니다. 제1 비아홀(125)과 오버랩되는 제1 식각 정지막(110)을 제거하는 과정 중, 제1 비아홀(125)의 측벽에 형성된 제1 패시베이션막(150)도 제거될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서, 제1 비아홀(125)을 형성하는 것과, 제1 패시베이션막(150)을 형성하는 것과, 하부 패턴(105)을 노출시키는 것은 인시츄(in-situ)로 연속적으로 진행될 수 있다. 또한, 제1 비아홀(125)을 형성하는 것과, 제1 패시베이션막(150)을 형성하는 것과, 하부 패턴(105)을 노출시키는 것은 동일 챔버(chamber)에서 진행될 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 비아홀(125)을 형성하는 것과, 제1 패시베이션막(150)을 형성하는 것과, 하부 패턴(105)을 노출시키는 것은 서로 다른 챔버에서 진행될 수도 있고, 익시츄(ex-situ)로 진행될 수도 있다.
도 6을 참고하면, 제1 비아홀(125) 내에 제1 상부 배리어막(165) 및 제1 비아(160)를 형성한다. 제1 상부 배리어막(165)은 제1 비아홀(125)의 측벽 및 하부 패턴(105) 상에 컨포말하게 형성될 수 있다. 제1 비아(160)는 제1 상부 배리어막(165) 상에, 제1 비아홀(125)을 채워 형성될 수 있다. 제1 비아(160)는 하부 패턴(105)과 전기적으로 연결된다.
구체적으로, 하부 패턴(105)을 노출시킨 후, 기판(100)을 세척할 수 있다. 기판(100)을 세척하는 과정에서, 제1 비아홀(125)의 측벽에 남아있을 수 있는 제1 패시베이션막(150)이 제거될 수 있다.
기판(100)을 세척한 후, 제1 절연막(120)의 상면과, 제1 비아홀(125)의 측면과, 하부 패턴(105)을 따라 제1 프리 배리어막을 형성한다. 제1 프리 배리어막은 예를 들어, Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질을 포함할 수 있다. 제1 프리 배리어막은 예를 들어, 화학적 기상 증착법 또는 스퍼터링 등을 이용하여 형성될 수 있다. 제1 프리 배리어막 상에, 제1 비아홀(125)을 채우는 제1 도전막을 형성한다. 제1 도전막은 제1 절연막(120)의 상면 상에도 형성될 수 있다. 제1 도전막은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W) 및 이들의 조합을 포함할 수 있다. 제1 도전막은 예를 들어, 화학적 기상 증착법 또는 전기 도금(electroplating) 방식 등을 이용하여 형성될 수 있다.
이 후, 평탄화 공정을 통해, 제1 절연막(120)의 상면을 노출시킨다. 평탄화 공정은 제1 도전막 및 제1 프리 배리어막의 일부를 제거할 수 있다.
도 7 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다. 전술한 실시예에 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중단단계 도면들이다.
도 7을 참고하면, 하부 패턴(105)을 포함하는 기판(100) 상에 제2 식각 정지막(210) 및 제2 절연막(220)을 순차적으로 형성한다. 제2 절연막(220) 상에 서로 이격된 제2 개구부(232) 및 제3 개구부(234)를 포함하는 제2 마스크 패턴(230, 240)을 형성한다.
구체적으로, 하부 패턴(105)을 포함하는 기판(100) 상에 제2 식각 정지막(210) 및 제2 절연막(220)을 순차적으로 형성한다. 제2 절연막(220)은 제2 하부 절연막(222)과 제2 상부 절연막(224)을 포함할 수 있다. 제2 식각 정지막(210)은 제2 절연막(220)과 식각 선택비를 갖는 물질을 포함할 수 있다. 이하에서, 제2 식각 정지막(210)은 실리콘 탄소질화물(SiCN)을 포함하고, 제2 하부 절연막(222)은 저유전율 물질을 포함하고, 제1 상부 절연막(124)은 실리콘 산질화물(SiON)을 포함하는 것으로 설명한다.
제2 마스크 패턴(230, 240)을 제2 절연막(220) 상에 형성한다. 제2 마스크 패턴(230, 240)은 제2 하부 마스크 패턴(230)과 제2 상부 마스크 패턴(240)을 포함할 수 있다. 제2 마스크 패턴 중 제2 하부 마스크 패턴(230)은 예를 들어, 도전성 마스크 패턴일 수 있다. 제2 상부 마스크 패턴(240)은 예를 들어, 제2 상부 절연막(224)과 동일한 물질을 포함할 수 있다.
제2 하부 마스크 패턴(230)에 포함되는 제2 개구부(232) 및 제3 개구부(234)에 의해, 제2 절연막(220) 즉, 제2 상부 절연막(224)의 상면은 노출된다.
도 8을 참고하면, 제2 절연막(220) 및 제2 하부 마스크 패턴(230) 상에 제4 개구부(282)를 포함하는 감광막 패턴(280)을 형성한다. 감광막 패턴(280)을 식각 마스크로 이용하여, 제2 절연막(220) 내에 제1 트렌치(226)를 형성한다.
구체적으로, 제2 절연막(220) 및 제2 하부 마스크 패턴(230) 상에 감광막을 형성한다. 포토 공정을 통해, 제4 개구부(282)를 형성함으로써, 감광막 패턴(280)을 형성한다. 감광막 패턴(280)의 일부는 제3 개구부(234)를 채워주므로, 제3 개구부(234)는 감광막 패턴(280)에 의해 노출되지 않는다.
제4 개구부(282)는 전체적으로 제2 개구부(232)와 오버랩되고, 제4 개구부(282)의 폭은 제2 개구부(232)의 폭보다 좁다. 제4 개구부(282)는 제2 상부 절연막(224)의 상면을 노출시킨다. 제4 개구부(282)는 제2 개구부(232)에 노출된 제2 상부 절연막(224)의 일부만을 노출시킬 수 있다. 즉, 제4 개구부(282)는 제2 개구부(232)와 오버랩되는 제2 상부 절연막(224)의 일부만을 노출시킨다.
감광막 패턴(280)을 식각 마스크로 이용하여, 제2 절연막(220) 내에 제1 트렌치(226)를 형성한다. 즉, 제1 트렌치(226)는 제2 개구부(232)와 오버랩되는 제2 절연막(220)의 상면 일부에 형성된다. 제1 트렌치(226)는 제2 하부 마스크 패턴(230) 형성시 제2 개구부(232)에 의해 노출된 제2 절연막(220)의 상면 일부에 형성된다. 제1 트렌치(226)는 제2 상부 절연막(224) 및 제2 하부 절연막(222)의 일부를 제거하여 형성될 수 있다. 제1 트렌치(226)는 제2 절연막(220)의 하부에 있는 제2 식각 정지막(210)을 노출시키지 않을 수 있다. 제1 트렌치(226)는 예를 들어, 건식 식각 등을 이용하여 형성될 수 있다.
제1 트렌치(226)를 형성할 때, 제4 개구부(282)에 의해 노출되지 않은 제2 절연막(220)의 상면은 식각되지 않으므로, 제1 트렌치(226)의 바닥면과 제2 절연막(220)의 상면 사이에는 단차가 존재한다.
제1 트렌치(226)를 형성한 후, 감광막 패턴(280)을 제거하여, 제2 절연막(220)의 상면 일부 및 제2 하부 마스크 패턴(230)을 노출시킬 수 있다. 감광막 패턴(280)을 제거할 때, 제2 하부 마스크 패턴(230) 상에 형성된 제2 상부 마스크 패턴(240)을 같이 제거할 수 있으나, 이에 제한되는 것은 아니다. 즉, 제2 상부 마스크 패턴(240)은 이 후에 진행되는 제2 비아홀(도 9의 225)를 형성하는 과정에서 제거될 수 있음은 물론이다.
도 9를 참고하면, 제2 하부 마스크 패턴(230)을 식각 마스크로 이용하여, 제2 절연막(220) 내에 제2 트렌치(227), 제3 트렌치(228) 및 제2 비아홀(225)을 형성한다.
제2 트렌치(227)는 제2 하부 마스크 패턴(230)의 제2 개구부(232)에 대응되어 형성되고, 제2 식각 정지막(210)을 노출시키지 않는다. 제3 트렌치(228)는 제2 하부 마스크 패턴(230)의 제3 개구부(234)에 대응되어 형성되고, 제2 식각 정지막(210)을 노출시키지 않는다. 제2 트렌치(227)의 바닥면 및 제3 트렌치(228)의 바닥면은 제2 식각 정지막(210)으로부터 실질적으로 동일한 거리만큼 이격되어 있을 수 있다. 제2 트렌치(227) 및 제3 트렌치(228)는 제2 상부 절연막(224) 및 제2 하부 절연막(222)의 일부를 제거하여 형성될 수 있다.
제2 하부 마스크 패턴(230)을 식각 마스크로 이용하여 제2 트렌치(227)를 형성하는 동안, 제1 트렌치(226)에 대응되는 영역에 제2 식각 정지막(210)을 노출시키는 제2 비아홀(225)이 형성된다. 도 8에서, 제1 트렌치(226)의 바닥면과 제2 절연막(220)의 상면 사이에는 단차가 존재하기 때문에, 제2 트렌치(227)가 형성되는 동안, 제1 트렌치(도 8의 226)의 바닥면은 더 식각되어, 제2 식각 정지막(210)을 노출시키게 된다. 따라서, 제2 비아홀(225)은 제1 트렌치에 대응되는 영역에 형성되게 된다.
다시 말하면, 제2 비아홀(225)은 제2 트렌치(227)의 바닥면에 형성된다.
도 10을 참고하면, 제2 하부 마스크 패턴(230)을 제거하여, 제2 절연막(220)의 상면을 노출시킨다. 즉, 제2 상부 절연막(224)의 상면이 노출된다.
제2 하부 마스크 패턴(230)을 제거하는 것은 예를 들어, 건식 식각 공정을 이용할 수 있다. 제2 하부 마스크 패턴(230)을 제거하는 식각 공정은 제2 절연막(220)에 포함되는 물질과 비교하여 제2 하부 마스크 패턴(230)에 포함되는 물질에 대해 높은 식각 선택비를 갖는 소오스 가스를 이용할 수 있고, 예를 들어, 클로린 계열 가스 또는 이들의 조합 등을 이용할 수 있다.
도 11을 참고하면, 제2 트렌치(227)의 측벽 및 바닥면과, 제3 트렌치의 측벽 및 바닥면과, 제2 비아홀(225)의 측벽을 따라, 제2 패시베이션막(250)을 형성한다.
제2 패시베이션막(250)은 탄소 기반의 폴리머를 포함할 수 있다. 제2 패시베이션막(250)은 예를 들어, 플라즈마 공정 등을 이용하여 형성될 수 있다.
도 12을 참고하면, 제2 비아홀(225)과 오버랩되는 제2 식각 정지막(210)을 제거하여, 하부 패턴(105)을 노출시킨다. 즉, 제2 비아홀(225)에 의해 노출되는 제2 식각 정지막(210)의 일부를 제거한다. 제2 상부 절연막(224)을 식각 마스크로 이용하여, 제2 식각 정지막(210)의 일부를 제거할 수 있다.
제2 식각 정지막(210)은 예를 들어, CHxFy의 화학식을 갖는 가스를 이용한 건식 식각을 통해 제거할 수 있으나, 이에 제한되는 것은 아니다.
하부 패턴(105)을 노출시키는 과정에서, 제2 상부 절연막(224)의 상면에 형성된 제2 패시베이션막(250)만이 제거되는 것으로 도시하지만, 이에 제한되는 것은 아니다. 즉, 제2 트렌치(227)의 측벽과, 제3 트렌치(228)의 측벽과, 제2 비아홀(225)의 측벽에 형성된 제2 패시베이션막(250)도 제거될 수 있음은 물론이다.
본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에서, 제1 트렌치(226)를 형성하는 것과, 제2 트렌치(227) 및 제3 트렌치(228) 및 제2 비아홀(225)을 형성하는 것과, 제2 패시베이션막(250)을 형성하는 것과, 하부 패턴(105)을 노출시키는 것은 인시츄(in-situ)로 연속적으로 진행될 수 있다. 또한, 제1 트렌치(226)를 형성하는 것과, 제2 트렌치(227) 및 제3 트렌치(228) 및 제2 비아홀(225)을 형성하는 것과, 제2 패시베이션막(250)을 형성하는 것과, 하부 패턴(105)을 노출시키는 것은 동일 챔버(chamber)에서 진행될 수 있으나, 이에 제한되는 것은 아니다.
즉, 제1 트렌치(226)를 형성하는 것과, 제2 트렌치(227) 및 제3 트렌치(228) 및 제2 비아홀(225)을 형성하는 것과, 제2 패시베이션막(250)을 형성하는 것과, 하부 패턴(105)을 노출시키는 것은 서로 다른 챔버에서 진행될 수도 있고, 익시츄(ex-situ)로 진행될 수도 있다.
도 13을 참고하면, 제2 트렌치(227)의 측벽 및 바닥면과 제2 비아홀(225)의 측벽을 따라 제2 상부 배리어막(265)이 컨포말하게 형성될 수 있다. 제2 상부 배리어막(265)은 제3 트렌치(228)의 측벽 및 바닥면을 따라 컨포말하게 형성될 수 있다.
제2 상부 배리어막(265) 상에 제2 비아홀(225)을 채워 제2 비아(260)를 형성할 수 있다. 또한, 제2 상부 배리어막(265) 상에 제2 트렌치(227) 및 제3 트렌치(228)를 채워 상부 금속 배선(270)을 형성할 수 있다.
제2 비아(260) 및 상부 금속 배선(270)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제2 비아(260) 및 상부 금속 배선(270)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W) 및 이들의 조합을 포함할 수 있고, 화학적 기상 증착법 또는 전기 도금(electroplating) 방식 등을 이용하여 형성될 수 있다. 제2 상부 배리어막(265)은 예를 들어, Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질을 포함할 수 있고, 화학적 기상 증착법 또는 스퍼터링 등을 이용하여 형성될 수 있다.
제2 비아(260) 및 제2 상부 배리어막(265)을 형성하기 전에, 기판(100)을 세척할 수 있다. 기판(100)을 세척하는 과정에서, 제2 비아홀(225)의 측벽과, 제2 트렌치(227)의 측벽과, 제3 트렌치(228)의 측벽에 남아있을 수 있는 제2 패시베이션막(250)이 제거될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 14를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 15를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 14에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 16을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 하부 패턴
110, 210: 식각 정지막 120, 220: 절연막
125, 225: 비아홀 130, 230: 도전성 마스크 패턴
150, 250: 패시베이션막

Claims (10)

  1. 하부 패턴을 포함하는 기판 상에 식각 정지막 및 절연막을 순차적으로 형성하고,
    상기 절연막 상에 제1 개구부를 포함하는 도전성 마스크 패턴을 형성하고,
    상기 도전성 마스크 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 상기 식각 정지막을 노출시키는 비아홀을 형성하고,
    상기 도전성 마스크 패턴을 제거한 후, 상기 비아홀의 측벽 및 바닥면을 따라 패시베이션막을 형성하고,
    상기 비아홀의 바닥면의 상기 패시베이션막을 제거한 후, 상기 식각 정지막의 일부를 제거하여, 상기 하부 패턴을 노출시키고,
    노출된 상기 하부 패턴 상에, 상기 비아홀의 측벽 및 바닥면을 따라 연장되는 배리어막과, 상기 배리어막 상의 비아를 형성하는 것을 포함하고,
    상기 패시베이션막은 탄소 기반(carbon-based) 폴리머를 포함하고,
    상기 식각 정지막은 상기 패시베이션막과 다른 물질로 형성되는 반도체 소자 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 패시베이션막을 형성하는 것은 플라즈마 공정을 이용하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 패시베이션막을 형성한 후,
    상기 비아홀과 오버랩되는 식각 정지막을 제거하여, 상기 하부 패턴을 노출시키는 것을 더 포함하는 반도체 소자 제조 방법.
  5. 제4 항에 있어서,
    상기 도전성 마스크 패턴을 제거하는 것과 상기 하부 패턴을 노출시키는 것은 인시츄(in-situ)로 진행되는 것을 포함하는 반도체 소자 제조 방법.
  6. 제4 항에 있어서,
    상기 절연막은 상부 절연막과 하부 절연막을 포함하고,
    상기 하부 패턴을 노출시키는 것은
    상기 상부 절연막을 식각 마스크로 이용하여, 노출된 상기 식각 정지막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제1 항에 있어서,
    상기 비아홀을 형성하는 것은
    상기 도전성 마스크 패턴 상에, 제1 개구부와 전체적으로 오버랩되고, 상기 제1 개구부보다 폭이 좁은 제2 개구부를 포함하는 감광막 패턴을 형성하고,
    상기 감광막 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 제1 트렌치를 형성하고,
    상기 감광막 패턴을 제거한 후, 상기 도전성 마스크 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 상기 식각 정지막을 비노출시키는 제2 트렌치를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 제2 트렌치가 형성될 때, 상기 제1 트렌치에 대응되는 영역에 상기 비아홀이 형성되는 것을 포함하는 반도체 소자 제조 방법.
  9. 제7 항에 있어서,
    상기 도전성 마스크 패턴은 상기 제1 개구부와 이격된 제3 개구부를 포함하고,
    상기 비아홀을 형성하는 것은
    상기 제2 트렌치가 형성될 때, 상기 제3 개구부에 대응되는 상기 절연막 내에 상기 식각 정지막을 비노출시키는 제3 트렌치를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 금속 배선 상에 식각 정지막 및 절연막을 순차적으로 형성하고,
    상기 절연막 상에, 상기 절연막의 상면을 노출시키는 제1 개구부를 포함하는 도전성 마스크 패턴을 형성하고,
    노출되는 상기 절연막의 상면 일부에, 상기 식각 정지막을 비노출시키는 제1 트렌치를 형성하고,
    상기 도전성 마스크 패턴을 이용하여 식각하여, 상기 식각 정지막을 비노출시키는 제2 트렌치와, 상기 제1 트렌치에 대응되는 영역에 상기 식각 정지막을 노출시키는 비아홀을 상기 절연막 내에 형성하고,
    상기 도전성 마스크 패턴을 제거한 후, 상기 제2 트렌치의 측벽 및 바닥면과, 상기 비아홀의 측벽 및 바닥면을 따라 패시베이션막을 형성하고,
    상기 비아홀의 바닥면의 상기 패시베이션막을 제거하고,
    상기 비아홀의 바닥면의 상기 패시베이션막을 제거한 후, 상기 노출된 식각 정지막을 제거하여 상기 금속 배선을 노출시키고,
    노출된 상기 금속 배선 상에, 상기 제2 트렌치의 측벽 및 바닥면과 상기 비아홀의 측벽 및 바닥면을 따라 연장되는 배리어막과, 상기 배리어막 상에 상부 금속 배선 및 비아를 형성하는 것을 포함하고,
    상기 패시베이션막은 탄소 기반(carbon-based) 폴리머를 포함하고,
    상기 식각 정지막은 상기 패시베이션막과 다른 물질로 형성되는 반도체 소자 제조 방법.
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