KR20070064965A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신 방법을 이용한 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 트렌치 식각시 발생하는 불용성 폴리머의 잔류를 방지할 수 있도록 하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
이를 위하여 본 발명에 따른, 반도체 소자의 미세 패턴 형성 방법은 소정의 구리 배선이 형성된 제 1 층간 절연막 상에 제 2 층간 절연막과 식각 정지막 및 제 3 층간 절연막을 순차로 증착하는 단계와; 상기 제 3 층간 절연막과 식각 정지막 및 제 2 층간 절연막을 순차로 식각 하여 상기 구리 배선의 일부를 노출시키는 비아홀을 형성하는 단계와; 상기 비아홀 내측벽을 따라 폴리머 차단막을 증착하는 단계와; 상기 폴리머 차단막이 증착된 비아홀 내부의 상기 식각 정지막과 제 3 층간 절연막 사이의 높이까지 반사방지막을 도포하는 단계와; 상기 식각 정지막이 노출될때까지 상기 제 3 층간 절연막을 식각하여 트렌치를 형성하고 상기 반사 방지막을 제거하는 단계를 포함하여 이루어진다.
폴리머 차단막, 불용성 폴리머, 반사 방지막
Description
도 1a 내지 도 1g 는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 순차적으로 나타낸 공정 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 순차로 나타낸 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 제 1 층간 절연막 2: 구리층
2' : 구리 배선 3 : 제 2 층간 절연막
4 : 제1 식각 정지막 4a : 제 2 식각 정지막
5 : 제 3 층간 절연막 6, 6a : 감광막
7 : 레티클 8 : 비아홀
9 : 유기 반사 방지막 10 : 트렌치
11 : 불용성 폴리머 12 : 폴리머 차단막
본 발명은 듀얼 다마신 방법을 이용하여 미세 패턴을 형성하는 방법에 관한 것으로, 더욱 상세하게는 트렌치 식각 공정시 발생한 불용성 폴리머가 잔류하지 않도록 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화 따라 고성능 로직소자의 경우, 게이트 산화막의 두께 감소 및 게이트 전극의 길이 축소를 통해 소자의 통한 동작 속도의 개선하고 있는 실정있으나, 이로 인해 배선 저항과 층간 절연막의 커패시턴스 증가로 인하여 오히려 RC지연이 발생하여 소자의 동작 속도가 저하된다.
이러한 RC지연을 개선하기 위하여 여러 가지 방법들이 제안되어 왔고 그 중에서 구리(Cu)와 저유전 막질을 도입하는 방법이 널리 이용되고 있다.
상기 구리(Cu)는 비저항 2.62Ωμ㎝의 알루미늄에 비하여 약 35%의 낮은 1.69Ωμ㎝의 비저항을 갖고, 또한 재료 가격이 낮다.
또한, 알루미늄은 일렉트로마이그레이션(EM, electro migration)에 대한 저항성이 열악한데 비하여, 구리는 일렉트로마이그레이션(electromigration)에 대한 저항성이 우수하여 차세대 배선 재료로 각광 받고 있다.
이러한, 구리를 이용한 반도체 집적회로 소자의 금속 배선을 형성하는 방법으로 듀얼 다마신 공정이 이용되고 있다.
상기 듀얼 다마신 기술은 일반적으로 비아 콘택홀과 배선 영역을 구현하기 위하여 비아홀 상부의 절연층에 트렌치를 형성하고, 트렌치에 도전물질을 채워 넣은 후에 필요한 배선 이외의 도전물질은 에치백(Etch back)이나 화학적 기계연마법 (CMP) 제거함으로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
통상적으로 상기 듀얼 다마신 방법에서는 비아홀 부분에 반사 방지막(BARC)를 도포하게 되는데, 실리콘 질화막(SiN)으로 이루어진 매립형 식각 정지막(Etch stop layer)보다 높게 반사 방지막을 도포하는 경우에 트렌치를 건식 식각하는 동안 BARC의 측벽에 불용성 폴리머 필름이 남게 된다.
이러한 폴리머는 이후의 스트립(strip) 단계가 진행되어도 제거되지 않고 비아 오픈 영역에 남아있게 되어 금속 증착 공정 등의 이후 공정에 영향을 주게 되고, 결국 EM(Electro migration) 특성 열화 등의 소자 특성을 열화의 원인이 된다.
도면을 참조하여, 이러한 문제점을 더욱 상세하게 설명하도록 한다.
도 1a 내지 도 1g 는 종래 기술에 따른 반도체 소자의 미세 패턴 형성 방법을 순차적으로 나타낸 공정 단면도이다.
우선, 소정의 하부 패턴(미도시함)이 형성된 반도체 기판(미도시함) 상에 저유전 물질(Low-k)인 제 1층간 절연막()을 증착한 뒤 소정의 포토레지트스 패턴(미도시함)을 이용한 사진 식각 공정을 진행하여 구리 배선이 될 영역을 정의한다.
그리고 나서, 상기 식각 공정에 의해 정의된 영역에 구리층(2)을 전기적인 도금(Electroplating) 방식을 통해 도 1a와 같이 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 평탄화 공정으로 구리층(2)을 연마하여 도 1b에 도시된 바와 같이 상기 제 1 층간 절연막(1)을 상부면을 노출시켜 구리 배선(2')을 형성한다.
그 다음으로, 제 2 층간 절연막(3)과 제 1 식각 정지막과 제 3 층간 절연막 (5) 및 제 2 식각 정지막을 순차로 증착한다. 상기 각각의 층간 절연막(1,3,5)은 저유전물질(low-k)을 이용한다.
이어, 도 1c에 도시된 바와 같이 제 2 식각 정지막(4') 감광막(6)을 도포하고 패턴화된 레티클(reticle)을 이용하여 도포된 감광막(6)을 노광하고, 연속해서 식각하는 비아 퍼스트 공정에 의해 도 1d와 같 비아홀(8)을 형성한다.
그 다음, 상기 감광막(6)을 제거한 후 유기반사 방지막(BARC,)을 제 2 층간 절연막(3)과 제 3 층간 절연막(5)사이에 매립된 제 1 식각 정지막(4)의 높이보다 높게 올라오도록 도포한다.
그런 다음, 감광막(6a)을 도포한 후 도 1e에 도시된 바와 같이 상기 감광막(6a)을 노광 및 현상함으로써 트렌치 예정 영역을 노출시킨다.
그리고 나서, 상기 감광막을 식각 마스크로 이용하여 상기 제 2 식각 정지막(4') 및 제 3 층간 절연막(5)을 식각하여 도 1f에 도시된 바와 같이 트렌치를 형성하고, 순차로 도 1g에 도시된 바와 같이 상기 유기 반사 방지막(9)을 제거한다.
이후, 도시되지는 않지만 금속 배선 공정을 진행함으로써 금속 배선을 형성하게 된다.
그런데, 종래 기술에 따르면, 상기 제 2 식각 정지막(4') 상부에 감광막(6a)을 도포한 후 순차적인 노광, 현상, 및 식각 공정을 진행하여 트렌치(10)를 형성할 때 발생한 불용성 폴리머(11)가 유기 반사 방지막(9)의 측벽에 쌓이게 된다.
이러한, 유기 반사 방지막(9) 측벽에 쌓인 불용성 폴리머(11)는 스트립 공정을 진행하여도 제거되지 않고 베일 또는 펜스 형태로 잔류하게 되어, 이후의 금속 증착 공정 등의 공정에 영향을 주게 되고, 결국 EM(Electro migration) 특성 열화 등의 소자 특성을 열화의 원인이 된다.
본 발명은 상기한 바와 같은 종래 기술에서의 문제점을 해소하기 위한 것으로 본 발명의 목적은, 듀얼 다마신 방식을 이용하여 미세 패턴을 형성함에 있어서, 비아 퍼스트 공정후 비아홀의 저면 및 측벽에 폴리머 차단막을 얇게 증착함으로써 트렌치 사진 식각 공정시 폴리머가 잔류하지 않도록 하는 반도체 소자의 미세 패턴 형성 방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 소정의 구리 배선이 형성된 제 1 층간 절연막 상에 제 2 층간 절연막과 식각 정지막 및 제 3 층간 절연막을 순차로 증착하는 단계와; 상기 제 3 층간 절연막 과 식각 정지막 및 제 2 층간 절연막을 순차로 식각 하여 상기 구리 배선의 일부를 노출시키는 비아홀을 형성하는 단계와; 상기 비아홀 내측벽을 따라 폴리머 차단막을 증착하는 단계와; 상기 폴리머 차단막이 증착된 비아홀 내부의 상기 식각 정지막과 제 3 층간 절연막 사이의 높이까지 반사방지막을 도포하는 단계와; 상기 식각 정지막이 노출될때까지 상기 제 3 층간 절연막을 식각하여 트렌치를 형성하고 상기 반사 방지막을 제거하는 단계를 포함하여 이루어 진다.
이때, 상기 폴리머 차단막은 SiOC 물질로 이루어질 수 있다.
이와 같이 본 발명에 따른 미세 패턴 형성 방법에 따르면, 비아홀의 내측벽을 따라 폴리머 차단막을 형성하여 후속 도포되는 유기 반사 방지막의 외측벽을 폴리머 차단막이 감싸도록 하여, 이후의 건식 식각 공정시 불용성 폴리머가 반사 방지막 상부 측벽에 잔류하는 것을 방지함에 따라 후속 금속층 증착시의 소자 특성 열화가 방지된다.
본 발명은 첨부된 도면을 참조하여 후술하는 바람직한 실시예를 통하여 더욱 명백해질 것이다. 이하에서는 본 발명의 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하도록 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 순차로 나타낸 공정 단면도로, 종래의 구성 요소와 동일한 부분은 동일한 부호를 사용하도록 한다.
우선, 도면에는 도시되지 않았지만 반도체 기판(미도시함) 상에 저유전 물질(Low-k)인 제 1층간 절연막(1)을 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vaporization Deposition, PECVD)으로 증착한 뒤 소정의 포토레지트스 패턴(미도시함)을 이용한 사진 식각 공정을 진행하여 구리 배선이 될 영역을 정의한다.
그리고 나서, 상기 식각 공정에 의해 정의된 영역에 구리층(2)을 전기적인 도금(Electroplating) 방식을 통해 도 2a에 도시된 바와 같이 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 평탄화 공정으로 구리층(2) 연마하여 도 2b에 도시된 바와 같이 상기 제 1 층간 절연막(1)을 상부면을 노출시켜 구리 배선(2')을 형성한다.
그 다음으로, 제 2 층간 절연막(3)과 제 1 식각 정지막(4) 및 제 3 층간 절연막(5)을 순차로 증착한다.
이때, 상기 제 2 층간 절연막(3) 또는 제 3 층간 절연막(5)은 플라즈마 화학 기상 증착법(PECVD)으로 증착하는데, 그 물질로는 유전상수가 작은 물질인 저 유전물질(low-k)을 이용할 수 있으며, 이때 유전 상수 K=2.0~2.7사이가 되는 물질을 선택하여 사용할 수 있다.
그리고, 상기 제 3 층간 절연막(5)의 상부에 제 2 식각 정지막(4')을 증착하는 공정을 더 진행할 수 있으며, 상기 제 1 식각 정지막(4) 또는 제 2 식각 정지막(4')은 물질은 실리콘 질화막(SiN) 등을 이용할 수 있다.
이어, 도 2c에 도시된 바와 같이 제 2 식각 정지막(4') 상에 감광막(6)을 도포하고 패턴화된 레티클(reticle)을 이용하여 도포된 감광막(6)을 노광하고, 연속해서 식각 공정을 진행하는 비아 퍼스트 공정에 의해 도 2d에 도시된 바와 같이 상기 구리 배선(2')의 일부를 노출시키는 비아홀(8)을 형성한다.
그 다음, 상기 감광막(6)을 제거한 후 도 2e에 도시된 바와 같이 폴리머 차단막(12)을 화학 기상 증착법(CVD)을 이용하여 상기 제 2 식각 정지막(4') 상부면과 상기 비아홀(8)의 내측벽을 따라 얇게 증착한다. 상기 폴리머 차단막(12)으로는 SiOC 계열의 절연물질을 이용할 수 있다.
이어서, 상기 폴리머 차단막(12)이 증착되어진 비아홀(8)의 내부에 도 2f에 도시된 바와 같이 유기 반사 방지막(BARC,)을 도포하는데, 이때 상기 유기 반사 방지막(9)은 상기 제 2 층간 절연막(3)과 제 3 층간 절연막(5)의 사이 구체적으로는 상기 제 1 식각 정지막(4)과 제 3의 층간 절연막(5)사이의 높이까지 도포한다.
그런 다음, 감광막(6a)을 도포한 후 도 2g에 도시된 바와 같이 상기 감광막(6a)을 노광 및 현상함으로써 트렌치 예정 영역을 노출시킨다.
그리고 나서, 상기 감광막(6a)을 식각 마스크로 이용하여 상기 폴리머 차단막(12), 제 2 식각 정지막(4'), 제 3 층간 절연막(5)을 연속하여 건식 식각하여 도 2h에 도시된 바와 같이 비아홀(8)과 연통되는 트렌치(10)를 형성하고, 상기 유기 반사 방지막(9)을 제거한다.
이때, 상기 유기 반사 방지막(9)의 외측벽은 폴리머 차단막(12)에 의해 감싸진 상태이기 때문에 건식 식각 공정시 발생하는 불용성 폴리머가 폴리머 차단막(12) 측벽에 쌓이고, 이 불용성 폴리머(11)는 폴리머 차단막(12)이 제거와 동시에 제거됨으로써, 반사 방지막(9) 측벽에 쌓이지 않게 되는바, 불용성 폴리머의 잔류 현상이 방지된다.
한편, 상기 유기 반사 방지막을 제거한 후에는 도면에는 도시되지 않았으나 상기 감광막(6a)를 제거하고 나서 Ta 및 TaN 등의 구리 확산 방지층(copper diffusion barrier layer)과 구리층을 증착하고 평탄화 공정 등의 공정을 거치면 배선 공정을 더 진행하게 된다.
결국, 본 발명에 따르면 유기 반사 방지막의 측벽에 불용성 폴리머가 베일 또는 펜스 형태로 잔류하던 종래의 문제점이 해결됨에 따라, 후속 금속 증착 공정시 잔류된 불용성 폴리머에 의해 소자의 특성 열화가 발생하던 문제점을 해소되는 것이다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따르면, 비아홀의 측벽을 따라 SiOC 계열의 절연막으로 이루어지는 폴리머 차단막을 얇게 증착하여 반사 방지막이 폴리머 차단막에 의해 감싸지도록 함에 따라, 후속 트렌치 식각 공정시 반사 방지막 측벽에 불용성 폴리머가 잔류하지 않도록 함으로써 이후의 배선 공정의 안정성을 확보하여 소자 특성의 열화를 방지할 수 있다.
본 발명은 첨부된 도면을 참조하여 바람직한 실시예를 중심으로 기술되었지만 당업자라면 이러한 기재로부터 본 발명의 범주를 벗어남이 없이 많은 다양하고 자명한 변형이 가능하다는 것은 명백하다. 따라서 본 발명의 범주는 이러한 많은 변형예들을 포함하도록 기술된 특허청구범위에 의해서 해석되어져야 한다.
Claims (3)
- 소정의 구리 배선이 형성된 제 1 층간 절연막 상에 제 2 층간 절연막과 식각 정지막 및 제 3 층간 절연막을 순차로 증착하는 단계와;상기 제 3 층간 절연막과 식각 정지막 및 제 2 층간 절연막을 순차로 식각하여 상기 구리 배선의 일부를 노출시키는 비아홀을 형성하는 단계와;상기 비아홀 내측벽을 따라 폴리머 차단막을 증착하는 단계와;상기 폴리머 차단막이 증착된 비아홀 내부의 상기 식각 정지막과 제 3 층간 절연막 사이의 높이까지 반사방지막을 도포하는 단계와;상기 식각 정지막이 노출될때까지 상기 제 3 층간 절연막을 식각하여 트렌치를 형성하고 상기 반사 방지막을 제거하는 단계;를 포함함을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1항에 있어서,상기 폴리머 차단막으로는 SiOC 계열의 절연물질을 이용함을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 2항에 있어서,상기 제 1 층간 절연막, 제 2 층간 절연막, 제 3 층간 절연막으로는 저유전 물질(Low-k)을 이용함을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125612A KR20070064965A (ko) | 2005-12-19 | 2005-12-19 | 반도체 소자의 미세 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125612A KR20070064965A (ko) | 2005-12-19 | 2005-12-19 | 반도체 소자의 미세 패턴 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070064965A true KR20070064965A (ko) | 2007-06-22 |
Family
ID=38364451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050125612A KR20070064965A (ko) | 2005-12-19 | 2005-12-19 | 반도체 소자의 미세 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070064965A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140122583A (ko) * | 2013-04-10 | 2014-10-20 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
-
2005
- 2005-12-19 KR KR1020050125612A patent/KR20070064965A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20140122583A (ko) * | 2013-04-10 | 2014-10-20 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
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