KR100917099B1 - 듀얼 다마신 패턴 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000009977 dual effect Effects 0.000 title claims abstract description 24
- 239000010410 layer Substances 0.000 claims abstract description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 7
- 238000009832 plasma treatment Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 239000011368 organic material Substances 0.000 claims description 2
- 239000011148 porous material Substances 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000003667 anti-reflective effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 28
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 6
- 230000007261 regionalization Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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Abstract
본 발명은 비아홀용 포토레지스트 패턴으로 저유전 층간 절연막을 식각하여 하부 배선이 노출되지 않는 임의의 비아홀을 형성하고, 트렌치용 포토레지스트 패턴으로 하드 마스크층을 패턴닝한 후, 트렌치용 포토레지스트 패턴을 제거하고, 패터닝된 하드 마스크층이 존재하는 상태에서 노출된 저유전 층간 절연막을 일정 두께 식각하여 상부 배선이 형성될 트렌치 및 하부 배선이 노출되는 비아홀을 동시에 형성하면서, 최종적으로 패터닝된 하드 마스크층이 제거되도록 하므로써, 식각 중단층 없이 듀얼 다마신 패턴을 형성할 수 있어 식각 중단층으로 인한 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지하는 듀얼 다마신 패턴 형성 방법에 관한 것이다.
듀얼 다마신 패턴, 저유전 상수, 식각 중단층, 하드 마스크, 반사방지막
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 하부 배선
12: 저유전 층간 절연막 13: 하드 마스크층
14: 반사방지막 15: 제 1 포토레지스트 패턴
16a: 임의의 비아홀 16: 비아홀
17: 제 2 포토레지스트 패턴 18: 트렌치
168: 듀얼 다마신 패턴
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 저유전 층간 절 연막에 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 식각 중단층을 적용하지 않으므로 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지하여 소자의 특성을 향상시킬 수 있는 듀얼 다마신 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다. 또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 캐패시터가 문제점으로 대두되어 층간 절연막의 재료로 다공성(porous) 산화물과 같이 유전 상수값이 3이하인 저유전 상수값(Low-k)을 갖는 절연물질을 사용하고 있다.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선 공정을 진행함에 있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.
듀얼 다마신 공정은 다양한 방식으로 실시하고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기-정렬(self-aligned)의 네가지로 요약할 수 있다. 이와 같은 듀얼 다마신 공정은 기본적으로 비아홀용 식각 중단층 또는 트렌치용 식각 중단층을 적용하거나, 비아홀 및 트렌치 각각에 식각 중단층을 적용하고 있다. 이러한 식각 중단층은 주로 질화물 계통을 사용하며, 질화물의 유전 상수값이 7 전후이기 때문에 저유전 층간 절연막의 유효 상수값(effective k)이 증가하게 된다. 트렌치용 식각 중단층을 이용하지 않을 경우에도 비아 스트립(via strip)시 O2 플라즈마에 의해 하부 구리 배선이 산화되는 것을 방지하기 위하여 비아홀용 식각 중단층을 적용하고 있다.
따라서, 본 발명은 저유전 층간 절연막에 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 식각 중단층을 적용하지 않으므로 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지하여 소자의 특성을 향상시킬 수 있는 듀얼 다마신 패턴 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 듀얼 다마신 패턴 형성 방법은 배선이 형성된 기판 상에 저유전 층간 절연막, 하드 마스크층 및 반사방지막을 형성하는 단계; 비아홀용 포토레지스트 패턴을 식각 마스크로 하여 상기 반사방지막, 상 기 하드 마스크층 및 상기 저유전 층간 절연막을 순차적으로 식각하되, 상기 배선이 노출되지 않도록 하는 단계; 상기 비아홀용 포토레지스트 패턴을 제거한 후, 트렌치용 포토레지스트 패턴을 형성하는 단계; 상기 트렌치용 포토레지스트 패턴을 식각 마스크로 하여 상기 반사방지막 및 상기 하드 마스크층의 노출된 부분을 제거하는 단계; 상기 트렌치용 포토레지스트 패턴 및 상기 반사방지막을 제거하는 단계; 및 상기 하드 마스크층이 존재하는 상태에서 상기 저유전 층간 절연막의 노출된 부분을 식각하여 트렌치 및 비아홀을 동시에 형성하고, 상기 트렌치 및 비아홀이 형성되는 동안 상기 하드 마스크층이 제거되는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 하부 배선(11)이 형성된 기판(10)이 제공되고, 하부 배선(11)을 포함한 전체 구조상에 저유전 층간 절연막(12) 및 하드 마스크층(13)을 형성한다. 하드 마스크층(13)상에 반사방지막(14)을 형성한 후, 반사방지막(14) 상 에 비아홀이 형성될 영역이 개방된 제 1 포토레지스트 패턴(15)을 형성한다. 제 1 포토레지스트 패턴(15)을 식각 마스크로 하여 반사방지막(14)의 노출된 부분을 식각한다. 제 1 포토레지스트 패턴(15)은 하드 마스크층(13)을 적용하므로 포토레지스트의 도포 두께를 크게 낮출 수 있어 포토리소그라피(photo lithography) 공정 마진을 증가시킬 수 있다.
상기에서, 하부 배선(11)은 구리 뿐만 아니라 텅스텐, 알루미늄 등 반도체 소자의 배선으로 사용될 모든 도전성 물질을 포함하여 형성할 수 있다. 저유전 층간 절연막(12)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3 등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, 이들 물질의 유전 상수값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 형성한다. 하드 마스크층(13)은 실리콘 탄화물(silicon carbide)이나 실리콘 질화물(silicon nitride) 등과 같이 특정 식각 조건에서 저유전 물질에 대한 식각 선택비를 갖는 물질로 형성한다.
도 1b를 참조하면, 제 1 포토레지스트 패턴(15)을 식각 마스크로 한 비아 식각 공정으로 하드 마스크층(13) 및 저유전 층간 절연막(12)을 식각하되, 비아 식각 공정을 하부 배선(11)이 노출되지 않는 식각 타겟으로 진행하여 하부 배선(11)이 노출되지 않는 임의의 비아홀(16a)을 형성한다.
도 1c를 참조하면, 제 1 포토레지스트 패턴(15)을 제거하고, 반사방지막(14) 상에 트렌치가 형성될 영역이 개방된 제 2 포토레지스트 패턴(17)을 형성한다. 제 2 포토레지스트 패턴(17)을 식각 마스크로 하여 반사방지막(14) 및 하드 마스크층(13)의 노출된 부분을 식각한다. 제 2 포토레지스트 패턴(17)을 형성할 때 임의의 비아홀(16a) 내에 채워진 포토레지스트는 남아있게 된다. 제 2 포토레지스트 패턴(17)은 반사방지막(14) 및 하드 마스크층(13) 만을 식각할 목적으로 적용되므로 기존의 트렌치 형성을 목적으로 할 때보다 그 두께를 얇게 형성할 수 있어 포토리소그라피(photo lithography) 공정 마진을 증가시킬 수 있다.
상기에서, 제 1 포토레지스트 패턴(15)의 제거 공정은 반사방지막(14)이 제거되지 않도록 티너(thinner)를 이용하여 포토레지스트를 스트립(strip)한다. 그런데, 경화된(hardening) 제 1 포토레지스트 패턴(15)은 티너 스트립 공정으로 완전 제거가 용이하지 않을 수 있으므로 플라즈마 처리로 제 1 포토레지스트 패턴(15)을 제거할 수도 있다. 이때 플라즈마 처리는 반사방지막이 제거되지 않도록 한다. 티너 및 플라즈마 처리 방법을 병행하여 제 1 포토레지스트 패턴(15)을 제거할 수 있는데, 이때 플라즈마 처리는 제거되지 않고 남아있는 포토레지스트 잔류물을 제거하기 위한 것으로 반사방지막(14)이 제거되지 않을 정도로 짧게 한다.
도 1d 및 도 1e를 참조하면, 제 2 포토레지스트 패턴(17) 및 반사방지막(14)을 제거하며, 이때 임의의 비아홀(16a) 내에 남아있는 포토레지스트도 제거된다. 저유전 층간 절연막(12) 상에 하드 마스크층(13)이 존재하는 상태에서 식각 공정을 실시하여 저유전 층간 절연막(12)에 트렌치(18) 및 비아홀(16)을 동시에 형성한다. 트렌치(18) 및 비아홀(16)이 형성되는 동안 하드 마스크층(13)도 제거된다. 트렌치(18)는 저유전 층간 절연막(12)의 상단부로 부터 일정 두께 식각 되어져 배선이 형성될 자리가 되며, 비아홀(16)은 임의의 비아홀(16a)로부터 저유전 층간 절연막(12)이 식각 되어져 하부 배선(11)을 노출시킨다. 이후, 트렌치(18) 및 비아홀(16)로 이루어진 듀얼 다마신 패턴(168)에 구리 또는 텅스텐, 알루미늄 등과 같은 반도체 소자의 배선 재료로 사용되는 전도성 물질을 채워 하부 배선(11)과 연결되는 상부 배선(도시 않음)을 형성한다. 최근 구리를 이용한 배선 공정이 널리 적용되고 있음을 고려하면, 다마신 패턴(168) 내에 구리를 채워 상부 배선을 형성하는 것이 바람직하다.
상기에서, 제 2 포토레지스트 패턴(17) 및 반사방지막(14) 제거 공정은 O2 플라즈마를 사용한다. O2 플라즈마를 사용한 제거 공정시 하부 배선(11)이 손상될 수 있는데, 임의의 비아홀(16a)이 하부 배선(11)이 노출되지 않게 형성되므로 O2 플라즈마에 의한 손상이 방지되며, 특히 하부 배선(11)이 구리로 형성되어 있을 경우 구리 산화의 발생을 방지할 수 있어 구리 배선의 전기적 특성 저하가 방지된다. 트렌치(18) 및 비아홀(16) 형성을 위한 식각 공정은 하드 마스크층(13)에 대한 식각 선택비가 없는 조건을 이용하며, 이러한 식각 조건에 이해 트렌치(18) 및 비아홀(16)이 형성되는 동안 하드 마스크층(13)도 식각되어 제거된다. 이러한 식각 조건은 하드 마스크층(13) 및 저유전 층간 절연막의 종류, 두께 등을 고려하고, 식각 레시피(etch recipe)를 고려하여 다양하게 실시할 수 있기 때문에 여기서는 식각 조건을 한정하지 않는다.
상술한 바와 같이, 본 발명은 저유전 층간 절연막에 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 식각 중단층을 적용하지 않으므로 저유전 층간 절연막의 유전 상수값이 높아지는 것을 방지할 수 있으며, 하드 마스크층을 적용하므로 포토레지스트의 도포 두께를 크게 낮출 수 있어 포토리소그라피(photo lithography) 공정 마진을 증가시킬 수 있으며, 포토레지스트 스트립에 O2 플라즈마 처리 시간을 줄여 저유전 층간 절연막의 플라즈마에 의한 손상을 줄일 수 있어, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (7)
- 배선이 형성된 기판 상에 저유전 층간 절연막, 하드 마스크층 및 반사방지막을 형성하는 단계;비아홀용 포토레지스트 패턴을 식각 마스크로 하여 상기 반사방지막, 상기 하드 마스크층 및 상기 저유전 층간 절연막을 순차적으로 식각하되, 상기 배선이 노출되지 않도록 하는 단계;상기 비아홀용 포토레지스트 패턴을 제거한 후, 트렌치용 포토레지스트 패턴을 형성하는 단계;상기 트렌치용 포토레지스트 패턴을 식각 마스크로 하여 상기 반사방지막 및 상기 하드 마스크층의 노출된 부분을 제거하는 단계;상기 트렌치용 포토레지스트 패턴 및 상기 반사방지막을 제거하는 단계; 및상기 하드 마스크층이 존재하는 상태에서 상기 저유전 층간 절연막의 노출된 부분을 식각하여 트렌치 및 비아홀을 동시에 형성하고, 상기 트렌치 및 비아홀이 형성되는 동안 상기 하드 마스크층이 제거되는 단계를 포함하여 이루어지는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 저유전 층간 절연막은 유전 상수값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3이 부분적으로 결합된 물질이나, C-H를 기본 구조로 하는 유기 물질이나, 이들 물질의 유전 상수값을 낮추기 위해 이들 물질의 기공도를 증가시킨 다공성 물질로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크층은 실리콘 탄화물이나 실리콘 질화물로 형성하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 비아홀용 포토레지스트 패턴은 상기 반사방지막이 제거되지 않도록 티너를 이용하여 제거하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 비아홀용 포토레지스트 패턴은 상기 반사방지막이 제거되지 않도록 플라즈마 처리로 제거하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 비아홀용 포토레지스트 패턴은 상기 반사방지막이 제거되지 않도록 티너를 이용하여 제거한 후, 짧은 시간 플라즈마 처리하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 트렌치용 포토레지스트 패턴 및 상기 반사방지막 제거 공정은 O2 플라즈마를 사용하는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020084276A KR100917099B1 (ko) | 2002-12-26 | 2002-12-26 | 듀얼 다마신 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020084276A KR100917099B1 (ko) | 2002-12-26 | 2002-12-26 | 듀얼 다마신 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057518A KR20040057518A (ko) | 2004-07-02 |
| KR100917099B1 true KR100917099B1 (ko) | 2009-09-15 |
Family
ID=37350088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020084276A KR100917099B1 (ko) | 2002-12-26 | 2002-12-26 | 듀얼 다마신 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100917099B1 (ko) |
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2002
- 2002-12-26 KR KR1020020084276A patent/KR100917099B1/ko active IP Right Grant
Patent Citations (3)
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| KR20040057518A (ko) | 2004-07-02 |
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