KR20070034294A - 듀얼 다마신 공정을 이용한 비아홀 형성방법 - Google Patents

듀얼 다마신 공정을 이용한 비아홀 형성방법 Download PDF

Info

Publication number
KR20070034294A
KR20070034294A KR1020050088827A KR20050088827A KR20070034294A KR 20070034294 A KR20070034294 A KR 20070034294A KR 1020050088827 A KR1020050088827 A KR 1020050088827A KR 20050088827 A KR20050088827 A KR 20050088827A KR 20070034294 A KR20070034294 A KR 20070034294A
Authority
KR
South Korea
Prior art keywords
photoresist
film
via hole
barc
trench
Prior art date
Application number
KR1020050088827A
Other languages
English (en)
Inventor
최재성
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050088827A priority Critical patent/KR20070034294A/ko
Publication of KR20070034294A publication Critical patent/KR20070034294A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

본 발명은 비아홀을 형성하기 위해 사용되는 포토레지스트의 두께를 감소시켜 포토레지스트 패턴을 안정적으로 제거할 수 있는 듀얼 다마신 공정을 이용한 비아홀 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 내부에 트렌치가 형성된 절연막을 기판 상에 형성하는 단계와, 노광에 따라 현상액에 용해되는 정도가 변화하는 물질을 이용하여 상기 트렌치를 포함하는 전체 구조 상부에 BARC막을 도포하는 단계와, 상기 BARC막 상부에 포토레지스트를 도포하는 단계와, 상기 트렌치 내부로 노출되는 상기 절연막의 일부가 노출되도록 포토 마스크를 이용한 노광 및 현상공정을 실시하여 상기 포토레지스트 및 상기 BARC막을 동시에 식각하는 단계와, 식각된 상기 포토레지스트 및 상기 BARC막을 이용한 식각공정을 통해 상기 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 포토레지스트 및 상기 BARC막을 제거하는 단계를 포함하는 듀얼 다마신 공정을 이용한 비아홀 형성방법을 제공한다.
반도체 소자, 듀얼 다마신, 트렌치, 비아홀, BARC

Description

듀얼 다마신 공정을 이용한 비아홀 형성방법{METHOD FOR FORMING VIA HOLE USING DUAL DAMASCENE PROCESS}
도 1a 내지 도 1e는 종래기술에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20 : 기판
11, 21 : 절연막
12, 15, 24 : 포토레지스트 패턴
14, 21 : 트렌치
17, 26 : 비아홀
23 : BARC막
본 발명은 듀얼 다마신(dual damascene) 공정을 이용한 비아홀(via hole) 형성방법에 관한 것으로, 특히 후(後)비아 방식 듀얼 다마신 공정을 이용한 비아홀 형성방법에 관한 것이다.
반도체 소자 또는 전자 소자 등에 있어서는, 금속배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 상기 도전체막을 통상의 포토리소그래피(photolithography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝함으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선 재료로 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 연속적으로 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이 외에도 다양한 방법들이 제시되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 후비아 방식에 대해 설명한다.
먼저, 도 1a에 도시된 바와 같이, 소정의 제조공정을 통해 반도체 구조물층(미도시)이 형성된 기판(10) 상에 IMD(Inter Metal Dielectric)막(11)을 증착한다. 그런 다음, IMD막(11) 상에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 IMD막(11)의 일부가 노출되는 포토레지스트 패턴(12)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(12)을 식각 마스크로 이용한 식각공정(13)을 실시하여 노출된 IMD막(11)의 일부를 일정 깊이로 식각한다. 이로써, IMD막(11) 내부에는 트렌치(trench, 14)가 형성된다. 그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(12)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(12)이 제거된 IMD막(11) 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 트렌치(14, 도 1b참조)의 내부의 IMD막(11)의 일부가 노출되는 포토레지스트 패턴(15)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각 마스크로 이용한 식각공정(16)을 실시하여 노출된 IMD막(11)의 일부를 식각한다. 이로써, IMD막(11)의 하부에 형성된 하부층(미도시)의 일부가 노출되는 비아홀(17)이 형성된다. 여기서, 하부층은 반도체 구조물층 중 하나이다.
이어서, 도 1e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(15)을 제거한다. 이로써, 동도면에서 도시된 프로파일(profile)을 갖는 트렌치(14) 및 비아홀(17)이 완성된다.
그러나, 종래기술에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법에서는 도 1c와 같이 비교적 폭이 넓고, 단차를 갖는 트렌치(14)가 형성된 상태에서 포토레지스트 패턴(15)을 형성하기 때문에 포토레지스트를 두껍게 도포해야만 한다. 이에 따라, 도 1e와 같이 비아홀(17)을 형성한 후 스트립 공정시 포토레지스트 패턴(15)이 제거되지 않고 일부가 잔류되거나, 포토레지스트 패턴(15)을 완전히 제거하기 위하여 스트립 공정을 과도 진행하는 경우 하부 IMD막(11)이 손상되는 문제가 발생하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 비아홀을 형성하기 위해 사용되는 포토레지스트의 두께를 감소시켜 포토레지스트 패턴을 안정적으로 제거할 수 있는 듀얼 다마신 공정을 이용한 비아홀 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 내부에 트렌치가 형성된 절연막을 기판 상에 형성하는 단계와, 노광에 따라 현상액에 용해되는 정도가 변화하는 물질을 이용하여 상기 트렌치를 포함하는 전체 구조 상부에 BARC막을 도포하는 단계와, 상기 BARC막 상부에 포토레지스트를 도포하는 단계와, 상기 트렌치 내부로 노출되는 상기 절연막의 일부가 노출되도록 포토 마스크를 이용한 노광 및 현상공정을 실시하여 상기 포토레지스트 및 상기 BARC막을 동시에 식각하는 단계와, 식각된 상기 포토레지스트 및 상기 BARC막을 이용한 식각공정을 통해 상기 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 포토레지스트 및 상기 BARC막을 제거하는 단계를 포함하는 듀얼 다마신 공정을 이용한 비아홀 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 2a 내지 도 2e에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
먼저, 도 2a를 참조하면, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(20)이 제공된다. 여기서, 반도체 구조물층은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층 및 배선 등을 포함할 수 있다.
이어서, 반도체 구조물층 상에는 절연막(21)을 형성한다. 여기서, 절연막(11)은 ILD(Inter Layer Dielectric), IMD(Inter Metal Dielectric) 또는 IPD(Inter Poly Dielectric)로 기능한다. 이때, 절연막(21)은 CDO(Carbon Doped Oxide)(예컨대, 제품명으로는 Coral, black diamond) 또는 카본(carbon)이 함유된 울트라(ultra) 저유전막(k<3.0)으로 형성한다. 울트라 저유전막으로는 스핀 온(spin on) 방식으로 형성된 저유전막일 수 있으며, 예컨대 저유전막은 SiOC막일 수 있다. 이 외에, 카본이 함유된 열산화막(thermal oxide) 또는 TEOS(Tetra Ethyle Ortho Silicate)막을 사용할 수도 있다. 한편, 절연막(21)은 단일막으로 형성하거나, 적어도 2층 적층된 복합 구조로 형성한다.
이어서, 절연막(21)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
이어서, 절연막(21) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 절연막(21)의 일부가 노출되는 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 노 출된 절연막(21)의 일부를 일정 깊이로 식각한다. 이로써, 절연막(21) 내부에는 트렌치(22)가 형성된다. 그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴이 제거된 절연막(21) 상부에 BARC(Bottom Anti Reflection Coting)막(23)을 형성한다. 이때, BARC막(23)은 임플란트 포토(implant photo) 공정시 스탠딩 웨이브(standing wave)를 감소시키기 위해 개발된 노광 조건에 따라 현상액에 대한 용해도(solubility)가 변하는 물질을 사용한다.
BARC막(23)으로 사용되는 물질에 대해서는 "Developer Soluble Organic BARCs for KrF Lithography" 제목으로 'Advances in Resist Technology & Processing XX, Proceedings of SPIE Vol. 5023(2003) pp 878-882'에 개시되어 있다.
이어서, 도 2c에 도시된 바와 같이, BARC막(23) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(24)을 형성한다. 이때, BARC막(23)은 노광공정시 포토 마스크를 통해 노출되는 분위의 용해도가 변화되어 후속 공정인 현상공정시 사용되는 현상액에 의해 용해도가 변화된 부위가 포토레지스트 패턴(24)과 동시에 식각된다. 이로써, 포토레지스트 패턴(24)과 동일한 패턴을 갖는다.
이어서, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(24)과 BARC막(23)을 식각 마스크로 이용한 식각공정(25)을 실시하여 BARC막(23)과 포토레지스트 패턴 (24)으로 노출된 절연막(21)을 식각한다. 이로써, 트렌치(22, 도 2a참조) 내부에는 비아홀(26)이 형성된다.
이어서, 도 2e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(24)과 BARC막(23)을 제거한다. 이로써, 동도면에 도시된 프로파일을 갖는 트렌치(22) 및 비아홀(26)이 완성된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 트렌치를 형성한 후 현상액에 용해되는 BARC막 물질을 도포한 후 포토리소그래피 공정을 진행함으로써 상대적으로 포토레지스트의 두께를 감소시키는 것이 가능하며, 이를 통해 비아홀을 형성한 후 안정적으로 포토레지스트 패턴을 제거할 수 있다. 보통, BARC막이 포토레지스트보다 제거공정이 쉽다.
또한, 본 발명에 의하면, 포토레지스트 하부에 BARC막을 도포함으로써 노광공정시 조사되는 광의 반사에 의한 포토레지스트의 손상과, 이로 인한 불균일성을 방지할 수 있다.
또한, 본 발명에 의하면, 포토레지스트와 BARC막을 동시에 식각함으로써, BARC 스킴(scheme)을 적용하는 경우 발생하는 BARC막의 식각공정의 어려움을 해결할 수 있다.

Claims (1)

  1. 내부에 트렌치가 형성된 절연막을 기판 상에 형성하는 단계;
    노광에 따라 현상액에 용해되는 정도가 변화하는 물질을 이용하여 상기 트렌치를 포함하는 전체 구조 상부에 BARC막을 도포하는 단계;
    상기 BARC막 상부에 포토레지스트를 도포하는 단계;
    상기 트렌치 내부로 노출되는 상기 절연막의 일부가 노출되도록 포토 마스크를 이용한 노광 및 현상공정을 실시하여 상기 포토레지스트 및 상기 BARC막을 동시에 식각하는 단계;
    식각된 상기 포토레지스트 및 상기 BARC막을 이용한 식각공정을 통해 상기 절연막을 식각하여 비아홀을 형성하는 단계; 및
    상기 포토레지스트 및 상기 BARC막을 제거하는 단계
    를 포함하는 듀얼 다마신 공정을 이용한 비아홀 형성방법.
KR1020050088827A 2005-09-23 2005-09-23 듀얼 다마신 공정을 이용한 비아홀 형성방법 KR20070034294A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050088827A KR20070034294A (ko) 2005-09-23 2005-09-23 듀얼 다마신 공정을 이용한 비아홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050088827A KR20070034294A (ko) 2005-09-23 2005-09-23 듀얼 다마신 공정을 이용한 비아홀 형성방법

Publications (1)

Publication Number Publication Date
KR20070034294A true KR20070034294A (ko) 2007-03-28

Family

ID=49290923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050088827A KR20070034294A (ko) 2005-09-23 2005-09-23 듀얼 다마신 공정을 이용한 비아홀 형성방법

Country Status (1)

Country Link
KR (1) KR20070034294A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996934B (zh) * 2009-08-20 2012-07-18 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN110993561A (zh) * 2019-11-28 2020-04-10 福建省福联集成电路有限公司 一种防止金属连接线断连的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996934B (zh) * 2009-08-20 2012-07-18 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN110993561A (zh) * 2019-11-28 2020-04-10 福建省福联集成电路有限公司 一种防止金属连接线断连的方法

Similar Documents

Publication Publication Date Title
US7256136B2 (en) Self-patterning of photo-active dielectric materials for interconnect isolation
KR100433091B1 (ko) 반도체소자의 도전배선 형성방법
US6319821B1 (en) Dual damascene approach for small geometry dimension
US20080020327A1 (en) Method of formation of a damascene structure
KR100349680B1 (ko) 듀얼 다마신 배선의 형성 방법
US6861376B1 (en) Photoresist scum free process for via first dual damascene process
JP4082812B2 (ja) 半導体装置の製造方法および多層配線構造の形成方法
KR20070034294A (ko) 듀얼 다마신 공정을 이용한 비아홀 형성방법
US11189562B1 (en) Interconnection structure having increased conductive features and method of manufacturing the same
KR20060113276A (ko) 듀얼 다마신 공정을 이용한 비아홀 형성방법
KR100909174B1 (ko) 듀얼 다마신 패턴 형성 방법
KR20000072897A (ko) 반도체 장치의 제조 방법
KR100596609B1 (ko) 레지스트 매립 방법 및 반도체 장치의 제조 방법
US20240004300A1 (en) Method of processing a substrate
KR20010063763A (ko) 반도체 소자의 제조 방법
US20240008266A1 (en) Method of fabricating bit line contacts
KR20030038521A (ko) 반도체 장치의 제조 방법
KR100917099B1 (ko) 듀얼 다마신 패턴 형성 방법
KR101005738B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR100393966B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR20070064965A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20030094453A (ko) 듀얼 다마신 공정을 이용한 반도체소자 제조방법
JP2004040019A (ja) 金属配線の形成方法
KR100703561B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR101127034B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination