KR101127034B1 - 반도체 소자의 듀얼 다마신 패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로서, 트렌치 식각 시 적용되는 하부 반사방지막의 형성 공정을 생략하여 공정을 단순화하고, 제조 비용을 절감할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 듀얼 다마신 패턴 형성방법은, 반도체 기판 상에 비아홀을 구비한 층간절연막을 형성하는 단계; 상기 비아홀을 매립하도록 전체 구조 상부에 보호막을 형성하는 단계; 상기 보호막이 상기 층간절연막 상부에 소정 두께만큼 남을 때까지 에치백 공정을 수행하는 단계; 상기 에치백 공정이 완료된 보호막이 플랫한 표면을 갖도록 베이킹 공정을 수행하는 단계; 트렌치 형성용 감광막 패턴을 마스크를 이용한 식각 공정으로 상기 베이킹 공정이 완료된 보호막 및 상기 층간절연막의 소정 두께를 식각하여 상기 비아홀을 중심으로 상기 비아홀 보다 넓은 트렌치를 형성하는 단계; 및 상기 층간절연막 상부에 잔류된 상기 보호막 및 상기 트렌치 형성용 감광막 패턴을 제거하는 단계;를 포함한다.
듀얼 다마신, 감광막, 에치백(etch-back)
Description
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 종래의 다른 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
300: 반도체 기판 301: 구리 배선
302: 제 1 식각정지막 303: 제 1 층간절연막
304: 제 2 식각정지막 305: 제 2 층간절연막
306: 하부 반사방지막 307: 제 1 감광막 패턴
308: 비아홀 309: 보호막
310: 베이킹 공정 311: 제 2 감광막 패턴
312: 트렌치
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로서, 특히 공정을 단순화하고, 제조 비용을 절감할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것이다.
반도체 디바이스가 고집적화 되어감에 따라, 배선 설계가 자유롭고 용이하며, 배선 저항 및 전류 용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.
특히, 최근 반도체 기술이 발전하면서 0.13 ㎛ 이하의 반도체 소자 제조 과정에서 배선 공정의 속도를 높이기 위하여 저항이 낮은 구리(Cu)를 이용하여 금속 배선을 형성하고 저유전물질을 이용하여 절연막을 형성하면서, 상기 절연막에 비아홀(via hole)과 금속 배선이 형성될 트렌치(trench)를 형성하는 듀얼 다마신 공정을 도입하게 되었다.
듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬 측면에서 가장 유리한 비아 퍼스트 스킴(via first scheme)을 사용하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 구리 배선(101)을 구비한 반도체 기판(100) 상에 제 1 식각정지막(etch stopper)(102), 제 1 층간절연막(103), 제 2 식각정지막 (104), 제 2 층간절연막(105) 및 제 1 하부 반사방지막(bottom anti-reflection coating: BARC)(106)을 차례로 형성한다. 그런 다음, 상기 제 1 하부 반사방지막(106) 상에 감광막(도시안함)을 도포한 후, 상기 감광막을 패터닝하여 비아홀이 형성될 부분을 노출시키는 제 1 감광막 패턴(107)을 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 제 1 감광막 패턴(107)을 마스크로 이용하여 상기 제 1 하부 반사방지막(106), 제 2 층간절연막(105), 제 2 식각정지막(104) 및 제 1 층간절연막(103)을 식각하여 비아홀(108)을 형성한다.
그 다음에, 도 1c에 도시한 바와 같이, 상기 제 1 감광막 패턴(107) 및 식각후 잔류된 제 1 하부 반사방지막(106)을 제거하고 나서, 결과물의 표면에 제 2 하부 반사방지막(109)을 형성한다. 이어서, 상기 제 2 하부 반사방지막(109) 상에 감광막(도시안함)을 도포한 다음, 이 감광막을 패터닝하여 트렌치가 형성될 부분을 노출시키는 제 2 감광막 패턴(110)을 형성한다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 제 2 감광막 패턴(110)을 마스크로 이용하여 상기 제 2 하부 반사방지막(109), 상기 제 2 층간절연막(105) 및 제 2 식각정지막(104)을 식각하여, 상기 비아홀(108)을 중심으로 상기 비아홀(108) 보다 넓은 트렌치(111)를 형성한다.
그 다음에, 도 1e에 도시한 바와 같이, 상기 제 2 층간절연막(105) 상부에 잔류된 제 2 하부 반사방지막(109) 및 제 2 감광막 패턴(110)을 제거한다. 이에 따라, 상기 비아홀(108) 및 트렌치(111)로 구성된 듀얼 다마신 패턴이 형성된다.
그러나, 전술한 종래의 듀얼 다마신 패턴 형성방법은, 하부 반사방지막의 점 성이 비교적 높은 것으로 인해 트렌치(111)의 식각 시에 구리 배선(101) 상부의 제 1 식각정지막(102)이 손상되는 등 공정의 안정성을 확보하기 어려운 문제점이 있었다.
따라서, 최근에는 이러한 문제점을 해결하기 위해 다음과 같은 방법으로 듀얼 다마신 패턴을 형성하고 있다.
도 2a 내지 도 2f는 종래의 다른 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정별 단면도로서, 먼저 도 2a에 도시한 바와 같이, 구리 배선(201)을 구비한 반도체 기판(200) 상에 제 1 식각정지막(202), 제 1 층간절연막(203), 제 2 식각정지막(204), 제 2 층간절연막(205) 및 제 1 하부 반사방지막(206)을 차례로 형성한다. 그런 다음, 상기 제 1 하부 반사방지막(206) 상에 감광막(도시안함)을 도포한 후, 상기 감광막을 패터닝하여 비아홀이 형성될 부분을 노출시키는 제 1 감광막 패턴(207)을 형성한다.
다음으로, 도 2b에 도시한 바와 같이, 상기 제 1 감광막 패턴(207)을 마스크로 이용하여 상기 제 1 하부 반사방지막(206), 제 2 층간절연막(205), 제 2 식각정지막(204) 및 제 1 층간절연막(203)을 식각하여 비아홀(208)을 형성한다.
그 다음에, 도 2c에 도시한 바와 같이, 상기 제 1 감광막 패턴(207) 및 식각후 잔류된 제 1 하부 반사방지막(206)을 제거하고 나서, 상기 비아홀(208)이 완전히 채워지도록 기판 전면에 감광막(209)을 도포한다.
그런 다음, 도 2d에 도시한 바와 같이, 상기 감광막(209)이 상기 비아홀(208)의 2/3 정도로 채워지도록 에치백(etch-back) 공정을 진행하고, 결과물의 표 면에 제 2 하부 반사방지막(210)을 형성한다. 상기 에치백 공정은 O2 가스를 이용하여 약 115 내지 125 초 동안 수행된다. 여기서, 상기 비아홀(208) 내부에 남아있는 상기 감광막(209)은 후속적으로 수행되는 트렌치의 식각 시 그 하부의 제 1 식각정지막(202)이 손상되는 것을 방지한다. 이어서, 상기 제 2 하부 반사방지막(210) 상에 감광막(도시안함)을 도포한 다음, 이 감광막을 패터닝하여 트렌치가 형성될 부분을 노출시키는 제 2 감광막 패턴(211)을 형성한다.
그 다음에, 도 2e에 도시한 바와 같이, 상기 제 2 감광막 패턴(211)을 마스크로 이용하여 상기 제 2 하부 반사방지막(210), 상기 제 2 층간절연막(205) 및 제 2 식각정지막(204)을 식각하여, 상기 비아홀(208)을 중심으로 상기 비아홀(208) 보다 넓은 트렌치(212)를 형성한다. 상기 트렌치(212)가 형성되는 과정에서 상기 비아홀(208) 내의 감광막(209)도 함께 제거된다.
그런 다음, 도 2f에 도시한 바와 같이, 상기 제 2 층간절연막(205) 상부에 잔류된 제 2 하부 반사방지막(210) 및 제 2 감광막 패턴(211)을 제거한다.
한편, 하부 반사방지막의 형성 시에는 일반적으로 열경화 공정을 수반하게 되는데, 상기 열경화 공정은 여느 다른 감광막 보다 수 십℃ 이상의 높은 온도에서 이루어져야 하기 때문에 공정 시간이 증가되는 등의 공정 마진 확보에 어려움이 따르게 될 뿐만 아니라, 하부 반사방지막 자체의 단가도 높아서 제조 원가를 낮추는 데에 한계가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 하부 반사방지막의 사용으로 인한 제조 원가 상승을 막고, 공정 마진을 확보할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 듀얼 다마신 패턴 형성방법은,
반도체 기판 상에 비아홀을 구비한 층간절연막을 형성하는 단계;
상기 비아홀을 매립하도록 전체 구조 상부에 보호막을 형성하는 단계;
상기 보호막이 상기 층간절연막 상부에 소정 두께만큼 남을 때까지 에치백 공정을 수행하는 단계;
상기 에치백 공정이 완료된 보호막이 플랫한 표면을 갖도록 베이킹 공정을 수행하는 단계;
트렌치 형성용 감광막 패턴을 마스크를 이용한 식각 공정으로 상기 베이킹 공정이 완료된 보호막 및 상기 층간절연막의 소정 두께를 식각하여 상기 비아홀을 중심으로 상기 비아홀 보다 넓은 트렌치를 형성하는 단계; 및
상기 층간절연막 상부에 잔류된 상기 보호막 및 상기 트렌치 형성용 감광막 패턴을 제거하는 단계;를 포함한다.
여기서, 상기 보호막은 10,000 Å 이상의 두께로 형성하는 것을 특징으로 한다.
그리고, 상기 보호막으로서 감광막을 이용하는 것을 특징으로 한다.
또한, 상기 감광막으로서 I-line 또는 Krf 광원에 감응하는 감광막을 이용하는 것을 특징으로 한다.
또한, 상기 에치백 공정은 상기 보호막이 상기 층간절연막 상에 1,000 Å 이하의 두께만큼 남을 때까지 수행하는 것을 특징으로 한다.
또한, 상기 에치백 공정은 습식 식각 또는 건식 식각 공정으로 수행하는 것을 특징으로 한다.
또한, 상기 습식 식각 공정은 클리닝 장비에서 수행하는 것을 특징으로 한다.
또한, 상기 건식 식각 공정은 식각 장비 또는 스트립 장비 내에서 수행하는 것을 특징으로 한다.
또한, 상기 건식 식각 공정은 O2 및 Ar 가스를 이용하여 75 내지 85 초 동안 수행하는 것을 특징으로 한다.
또한, 상기 베이킹 공정은 150 내지 250℃의 온도에서 수행하는 것을 특징으로 한다.
또한, 상기 베이킹 공정은 포토 장비 내에서 인 시튜로 진행하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시한 바와 같이, 먼저 구리 배선(301)을 구비한 반도체 기판(300) 상에 제 1 식각정지막(302), 제 1 층간절연막(303), 제 2 식각정지막(304), 제 2 층간절연막(305) 및 제 1 하부 반사방지막(306)을 차례로 형성한다. 그런 다음, 상기 제 1 하부 반사방지막(306) 상에 감광막(도시안함)을 도포한 후, 상기 감광막을 패터닝하여 비아홀이 형성될 부분을 노출시키는 제 1 감광막 패턴(307), 즉 비아홀 형성용 감광막 패턴을 형성한다.
다음으로, 도 3b에 도시한 바와 같이, 상기 제 1 감광막 패턴(307)을 마스크로 이용하여 상기 제 1 하부 반사방지막(306), 제 2 층간절연막(305), 제 2 식각정지막(304) 및 제 1 층간절연막(303)을 식각하여 비아홀(308)을 형성한다.
그 다음에, 도 3c에 도시한 바와 같이, 상기 제 1 감광막 패턴(307) 및 식각후 잔류된 제 1 하부 반사방지막(306)을 제거하고 나서, 상기 비아홀(308)을 매립하도록 전체 구조 상부에 보호막(309)을 형성한다. 여기서, 상기 보호막(309)은 10,000 Å 이상의 두께로 형성한다. 또한, 상기 보호막(309)으로서 감광막을 이용하며, 이때, 상기 감광막으로서 I-line(λ=365㎚) 또는 KrF(λ=248㎚) 광원에 감응하는 감광막을 이용한다.
그런 다음, 도 3d에 도시한 바와 같이, 상기 보호막(309)이 상기 제 2 층간절연막(305) 상부에 소정 두께만큼 남을 때까지 에치백 공정을 수행한다. 상기 에치백 공정은 상기 보호막(309)이 상기 제 2 층간절연막(305) 상에 1,000 Å 이하의 두께만큼 남을 때까지 수행하는 것이 바람직하다. 또한, 상기 에치백 공정은 습식 식각 또는 건식 식각 공정으로 수행한다. 이때, 상기 에치백 공정을 습식 식각 공정으로 수행할 경우 클리닝(cleaning) 장비에서 수행하고, 건식 식각 공정으로 할 경우에는 식각 장비 또는 스트립(strip) 장비 내에서 수행하며, O2 및 Ar 가스를 이용하여 약 75 내지 85 초 동안 수행한다.
상술한 바와 같이 본 발명에서는 상기 에치백 공정을 종래에 비해 약 30 % 정도 감소된 타겟으로 수행하여, 제 2 층간절연막(305)의 상부에 상기 보호막(309)이 소정 두께만큼 남도록 함으로써, 상기 비아홀(308) 내에 존재하는 보호막(309)이 후속적으로 수행되는 트렌치 식각 공정에서 그 하부의 제 1 식각정지막(302)이 손상되는 것을 방지함과 동시에, 상기 제 2 층간절연막(305) 상부에 남아 있는 상기 보호막(309)이 하부 반사방지막의 기능까지 수행하게끔 할 수 있다. 이에 따라, 추가적인 하부 반사방지막의 사용으로 인한 제조 원가 상승을 막을 수 있으며, 공정을 단순화하고 공정 시간을 절약할 수 있는 등의 공정 마진을 확보할 수 있게 된다.
한편, 상술한 바와 같은 에치백 공정이 완료된 보호막(309)은, 도 3d에 도시한 바와 같이 울퉁불퉁한 형상의 거친 표면을 갖는데, 이러한 상태로 후속의 트렌치 식각 공정을 진행할 경우, 트렌치를 원하는 형상으로 형성하기가 어려워진다. 따라서, 상기 보호막(309)이 플랫한 표면을 갖게 하기 위하여, 도 3e에 도시한 바와 같이 베이킹(baking) 공정(310)을 수행한다. 여기서, 상기 베이킹 공정(310)은 150 내지 250℃의 온도에서 수행하며 후속의 감광막 패턴 형성 시에 사용되는 포토 장비 내에서 인 시튜(in-situ)로 진행한다. 이러한 베이킹 공정(310)이 완료됨에 따라 울퉁불퉁한 보호막(309)의 표면이 플로우(flow) 되어 플랫한 형상을 갖게 된다.
다음으로, 도 3f에 도시한 바와 같이, 상기 베이킹 공정(310)이 완료된 보호막(309) 상에 감광막(도시안함)을 도포한 후, 이 감광막을 패터닝하여 트렌치가 형성될 부분을 노출시키는 제 2 감광막 패턴(311), 즉 트렌치 형성용 감광막 패턴을 형성한다.
그런 다음, 도 3g에 도시한 바와 같이, 상기 제 2 감광막 패턴(311)을 마스크로 이용하여 상기 보호막(309), 제 2 층간절연막(305) 및 제 2 식각정지막(304)을 식각하여, 상기 비아홀(308)을 중심으로 상기 비아홀(308) 보다 넓은 트렌치(312)를 형성한다. 여기서, 상기 트렌치(312) 식각 공정에 의해 비아홀(308) 내에 존재하는 보호막(309)은 모두 제거된다.
그 다음에, 도 3h에 도시한 바와 같이, 상기 제 2 층간절연막(305) 상부에 잔류된 보호막(309) 및 제 2 감광막 패턴(311)을 제거하고, 이로써 상기 비아홀(308) 및 트렌치(312)로 구성된 듀얼 다마신 패턴을 형성한다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법에 의하면, 비아홀을 완전히 채우도록 감광막을 이용하여 보호막을 형성한 후, 에치백 공정의 타겟을 조절하여 상기 보호막이 층간절연막 상부에 소정 두께만큼 남도록 함으로써, 상기 보호막을 단순히 트렌치 식각 시 하부의 식각정지막이 손상되는 것을 방지하기 위한 기능으로만 이용하는 것이 아니라, 트렌치 식각 시 적용되는 하부 반사방지막의 기능까지도 수행하게끔 할 수 있다. 따라서, 본 발명은 하부 반사방지막의 사용으로 인한 제조 원가 상승을 막을 수 있고, 공정의 단순화 및 공정 시간의 절약을 통해 공정 마진을 확보할 수 있다.
Claims (11)
- 반도체 기판 상에 비아홀을 구비한 층간절연막을 형성하는 단계;상기 비아홀을 매립하도록 전체 구조 상부에 보호막을 형성하는 단계;상기 보호막이 상기 층간절연막 상부에 소정 두께만큼 남을 때까지 에치백 공정을 수행하는 단계;상기 에치백 공정이 완료된 보호막이 플랫한 표면을 갖도록 베이킹 공정을 수행하는 단계;상기 베이킹 공정이 수행된 보호막 상부에 트렌치 형성용 감광막 패턴을 형성하는 단계;상기 트렌치 형성용 감광막 패턴을 마스크를 이용한 식각 공정으로 상기 베이킹 공정이 완료된 보호막 및 상기 층간절연막의 소정 두께를 식각하여 상기 비아홀을 중심으로 상기 비아홀 보다 넓은 트렌치를 형성하는 단계; 및상기 층간절연막 상부에 잔류된 상기 보호막 및 상기 트렌치 형성용 감광막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 보호막은 10,000 Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 보호막으로서 감광막을 이용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 3 항에 있어서,상기 감광막으로서 I-line 또는 Krf 광원에 감응하는 감광막을 이용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 에치백 공정은 상기 보호막이 상기 층간절연막 상에 1,000 Å 이하의 두께만큼 남을 때까지 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 에치백 공정은 습식 식각 또는 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 6 항에 있어서,상기 습식 식각 공정은 클리닝 장비에서 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 6 항에 있어서,상기 건식 식각 공정은 식각 장비 또는 스트립 장비 내에서 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 6 항에 있어서,상기 건식 식각 공정은 O2 및 Ar 가스를 이용하여 75 내지 85 초 동안 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 베이킹 공정은 150 내지 250℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
- 제 1 항에 있어서,상기 베이킹 공정은 포토 장비 내에서 인 시튜로 진행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
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Citations (3)
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|---|---|---|---|---|
| JP2000188329A (ja) * | 1998-12-21 | 2000-07-04 | Fujitsu Ltd | 半導体装置の製造方法および多層配線構造の形成方法 |
| KR20030058523A (ko) * | 2001-12-31 | 2003-07-07 | 주식회사 하이닉스반도체 | 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법 |
| KR20040001473A (ko) * | 2002-06-28 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 다마신 식각 방법 |
-
2005
- 2005-07-07 KR KR1020050061046A patent/KR101127034B1/ko active IP Right Grant
Patent Citations (3)
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| JP2000188329A (ja) * | 1998-12-21 | 2000-07-04 | Fujitsu Ltd | 半導体装置の製造方法および多層配線構造の形成方法 |
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