KR100912958B1 - 반도체 소자의 미세 패턴 제조 방법 - Google Patents
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Abstract
본 발명은 현재의 포토리소그래피 장비를 그대로 사용하면서, 한 번의 마스크 공정으로 DEET와 같은 미세 패턴을 구현하는데 적합한 반도체 소자의 미세 패턴 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 미세 패턴 제조 방법은 기판 상부에 식각대상층을 형성하는 단계; 상기 식각대상층 상에 하드마스크층, 비정질 카본층 및 SiON막을 차례로 형성하는 단계; 상기 SiON막과 상기 비정질 카본층을 식각하여 상부 선폭이 하부 선폭 보다 작은 제1SiON막패턴을 형성하는 단계; 상기 제1SiON막패턴과 상기 비정질 카본층이 식각되어 형성된 오픈부 내부를 보호막으로 매립하는 단계; 상기 보호막을 식각베리어로 상기 제1SiON막패턴을 식각하여 제2SiON막패턴을 형성하는 단계; 상기 제2SiON막패턴을 식각베리어로 하여 상기 비정질 카본층과 상기 보호막을 식각하는 단계; 상기 하드마스크층을 식각하는 단계; 및 상기 식각대상층을 식각하는 단계를 포함하며, 이에 따라 본 발명은 현재 리소그래피 장비를 사용하면서 한 번의 마스크 공정으로 DEET와 같은 미세 패턴을 구현할 수 있으므로, 기존의 DEET 공정시 발생하는 두 번의 노광 공정시 오버레이 이슈에 대한 문제점을 개선할 수 있으며, 고집적화된 반도체 소자의 개발을 구현할 수 있는 효과가 있다.
미세 패턴, 포토레지스트, 비정질 카본층, DEET, 노광 장비
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 미세 패턴 제조 방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 제조 방법을 도시한 단면도.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴을 구현한 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 식각대상층
23 : 하드마스크층 24 : 비정질 카본층
25 : SiON막 26 : 하부반사방지막
27 : 포토레지스트 패턴 28 : 포토레지스트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 40㎚ 이하의 미세 패턴을 구현하기 위한 반도체 소자의 미세 패턴 제조 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그래피(Photolithography) 공정을 통해 형성하고 있다. 이러한 포토리소그래피 공정은 포토레지스트를 도포하는 도포(coating) 공정과 도포된 포토레지스트의 소정 부분에 광을 조사하는 노광(exposure) 공정 및 노광되거나 노광되지 않은 포토레지스트 부분을 제거하는 현상(develop) 공정으로 구성되며, 최종적으로 얻어진 포토레지스트 패턴을 이용해서 식각대상층을 식각하므로써 구현하고자 하는 패턴을 형성하게 된다.
최근, 반도체 소자가 고집적화됨에 따라 40㎚ 이하의 라인 선폭 패턴 형성이 필요한데, 기존의 노광 장비(exposure tool)로는 60㎚ 이하의 패턴 형성이 불가능하다. 이에 대한 해결방안으로 DEET(Double Exposure Etch Technology) 공정 개발을 진행중에 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 미세 패턴 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 도전층 또는 절연층과 같은 식각대상층(12)을 형성한다. 식각대상층(12) 상에 하드마스크용 질화막(13), 하 드마스크용 비정질 카본(14), SiON막(15), 하드마스크용 폴리실리콘막(16)을 차례로 증착한다. 하드마스크용 폴리실리콘막(16)의 소정 영역 상에 노광(Exposure) 및 현상(Develop)으로 포토 마스크(Photo mask) 공정을 진행하여 제1포토레지스트 패턴(18)을 형성한다. 제1포토레지스트 패턴(18)의 하부에는 제1하부반사방지막(Bottom Anti Reflective Coating, 17)이 형성되어 있다. 인접하는 제1포토레지스트 패턴(18) 간의 간격을 스페이스 선폭(SP1)이라고 한다. 제1포토레지스트 패턴을 베리어로 제1하부반사방지막(17)과 하드마스크용 폴리실리콘막(16)을 식각하여 SiON막(15)의 표면을 노출시킨다. 이하, 식각된 하드마스크용 폴리실리콘막(16)을 폴리실리콘 하드마스크(16)라고 한다.
도 1b에 도시된 바와 같이, 제1포토레지스트 패턴을 스트립하고 나서, 결과물의 전면에 제2하부반사방지막(19)을 증착한다. 그리고나서, 제2하부반사방지막(19) 상에 제2포토레지스트 패턴(20)을 형성한다. 제2포토레지스트 패턴(20)의 스페이스 간격(SP2)은 폴리실리콘 하드마스크(16)의 라인 중앙 부분 상부에 위치한다. 위와 같이, 제2포토레지스트 패턴(20)을 형성하기 위해 노광 공정을 다시 진행하므로, DEET 기술을 적용하고 있다.
도 1c에 도시된 바와 같이, 제2포토레지스트 패턴을 베리어로 제2하부반사방지막, 제1하부반사방지막 및 폴리실리콘 하드마스크를 차례로 식각한다. 식각 공정 후 제2포토레지스트 패턴을 스트립한다. 이때, 제2포토레지스트 패턴 하부의 제2하부반사방지막 및 제1하부반사방지막도 동시에 제거된다. 이하, 식각된 폴리실리콘 하드마스크(16)를 '폴리실리콘하드마스크패턴(16A)'이라고 한다.
도 1d에 도시된 바와 같이, 폴리실리콘하드마스크패턴(16A)을 식각 베리어로 SiON막(15)과 하드마스크용 비정질 카본(14)을 차례로 건식 식각한다. 식각 후, 비정질카본하드마스크(14A)가 형성된다. 이하, 식각된 SiON막(15)을 'SiON막패턴(15A)'이라고 하며, 폴리실리콘하드마스크패턴(16A)은 모두 식각 손실된다.
도 1e에 도시된 바와 같이, SiON막패턴(15A)과 비정질카본하드마스크(14A)를 식각 베리어로 하드마스크용 질화막을 건식 식각하여 질화막하드마스크(13A)를 형성한다. 하드마스크용 질화막 식각 후, SiON막패턴(15A)은 모두 식각되며 비정질카본하드마스크(14A)도 일부 두께 식각 손실된다.
도 1f에 도시된 바와 같이, 비정질카본하드마스크와 질화막하드마스크를 식각베리어로 식각대상층을 건식 식각하여 식각대상층 패턴(12A)을 형성한다. 인접하는 식각대상층 패턴(12A)간의 스페이스 선폭(L)은 도 1a와 도 1b에서 정의된 제1포토레지스트 패턴과 제2포토레지스트 패턴에 의해 정의된 스페이스 선폭(SP1, SP2)과 동일한 간격이다. 식각 후, 잔류하는 비정질카본하드마스크 및 질화막하드마스크를 제거한다.
상술한 종래 기술은, 두 번의 노광 공정을 진행하는 DEET 기술을 사용하여 40㎚ 이하의 미세 패턴을 형성한다.
그러나, 두 번의 노광 공정시 오버레이(overlay) 문제로 인해 비대칭(Asymmetry) 식각대상층 패턴(12A)이 발생된다(선폭 불균일; CD nonuniformity).
또한, 두 번째 노광 공정시 하부 토폴로지(topology)로 인해 제2하부반사방지막(19)이 불균일하게 도포되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 현재의 포토리소그래피 장비를 그대로 사용하면서, 한 번의 마스크 공정으로 DEET와 같은 미세 패턴을 구현하는데 적합한 반도체 소자의 미세 패턴 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 미세 패턴 제조 방법은 기판 상부에 식각대상층을 형성하는 단계; 상기 식각대상층 상에 하드마스크층, 비정질 카본층 및 SiON막을 차례로 형성하는 단계; 상기 SiON막과 상기 비정질 카본층을 식각하여 상부 선폭이 하부 선폭 보다 작은 제1SiON막패턴을 형성하는 단계; 상기 제1SiON막패턴과 상기 비정질 카본층이 식각되어 형성된 오픈부 내부를 보호막으로 매립하는 단계; 상기 보호막을 식각베리어로 상기 제1SiON막패턴을 식각하여 제2SiON막패턴을 형성하는 단계; 상기 제2SiON막패턴을 식각베리어로 하여 상기 비정질 카본층과 상기 보호막을 식각하는 단계; 상기 하드마스크층을 식각하는 단계; 및 상기 식각대상층을 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 도전층 또는 절연층과 같은 식각대상층(22)을 형성한다. 식각대상층(22) 상에 하드마스크층(23), 하드마스크용 비정질 카본(24), SiON막(25)을 차례로 증착한다. SiON막(25)의 소정 영역 상에 노광(Exposure) 및 현상(Develop)으로 포토 마스크(Photo mask) 공정을 진행하여 포토레지스트 패턴(27)을 형성한다. 포토레지스트 패턴(27)의 하부에는 하부반사방지막(BARC, 26)이 형성되어 있다. 한편, 하드마스크층(23)으로는 산화막 또는 질화막을 사용한다. 하드마스크용 비정질 카본(24)은 300∼500℃의 온도에서 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴으로 반사방지막, SiON막(25) 및 하드마스크용 비정질 카본(24)을 식각한다. 하드마스크용 비정질 카본(24)은 적어도 100℃ 이하의 온도와 적어도 200mTorr 이하의 압력에서 O2 또는 N2가 포함된 플라즈마를 사용하여 식각한다. 이하, 식각된 SiON막(25)을 제1SiON막패턴(25A), 하드마스크용 비정질 카본(24)은 비정질카본하드마스크(24A)라고 한다. 제1SiON막패턴(25A)의 상부 라인 선폭(LH2)은 하부 라인 선폭(LH1)에 비해 작아지도록 한다. 즉, 제1SiON막패턴(25A)은 식각 단면이 양의 기울기(positive slope)를 갖는다. 한편, 제1SiON막패턴(25A) 식각 단면의 기울기는 하드마스크용 비정질 카본(24)의 과도 식각(over etch) 정도에 따라 증가하며, 제1SiON막패턴(25A)의 기울기에 따라 최종 식각대상층 패턴의 선폭이 결정된다. 도 3a를 함께 참조한다.
도 2c에 도시된 바와 같이, 비정질카본하드마스크(24A)와 제1SiON막패턴(25A)이 적층된 구조를 포함하는 반도체 기판(21)의 전면에 보호막(28)을 증착한다. 보호막(28)은 갭필(Gap fill) 특성이 좋으며 탄소(Carbon)가 함유되어 있는 물질을 사용하며 예컨대 포토레지스트 또는 SILK를 사용한다.
도 2d에 도시된 바와 같이, 에치백(Etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing, CMP)을 실시하여 제1SiON막패턴(25A)이 드러나는 타겟으로 보호막(28)을 평탄화한다.
도 2e에 도시된 바와 같이, 비정질카본하드마스크(24A)가 노출되는 타겟으로 제1SiON막패턴(25A)을 식각한다. 이때, 보호막(28)이 식각베리어가 되어 제1SiON막패턴을 노출된 상부 라인 선폭(LH2)과 동일한 너비로 식각된다. 결국, 하부 라인 선폭(LH1)에서 상부 라인 선폭(LH2) 만큼 제외한 선폭(LH2)을 갖는 두 개의 제2SiON막패턴(25B)이 만들어진다. 제2SiON막패턴(25B)이 후속 패터닝될 식각대상층의 최종 라인 선폭이 된다. 비정질카본하드마스크(24A)의 라인 선폭은 제1SiON막패턴의 라인 선폭과 동일하다.
도 2f에 도시된 바와 같이, 제2SiON막패턴(25B)을 베리어로 비정질카본하드 마스크(24A)를 식각하여 비정질카본하드마스크패턴(24B)을 형성한다. 비정질카본하드마스크패턴(24B)은 제2SiON막패턴(25B)의 라인 선폭과 동일한 라인 선폭을 갖는다. 이때, 적어도 100℃ 이하의 온도, 적어도 200mTorr 이하의 압력에서 O2 또는 N2가 포함된 플라즈마를 사용하며, 보호막(28)도 함께 제거된다.
도 2g에 도시된 바와 같이, 제2SiON막패턴(25B)과 비정질카본하드마스크패턴(24B)을 베리어로 하드마스크층을 식각하여 하드마스크 패턴(23A)을 형성한다.
도 2h에 도시된 바와 같이, 잔류하는 비정질카본하드마스크패턴(24B)을 제거한다. 비정질카본하드마스크패턴(24B)은 통상 O2 애싱(ashing)으로 스트립한다. 식각대상층(22) 상에는 하드마스크 패턴(23A)만 잔류하고 있는 상태이다.
도 2i에 도시된 바와 같이, 하드마스크 패턴을 식각베리어로 식각대상층을 식각하여 식각대상층패턴(22A)을 형성한다. 식각대상층패턴(22A)은 제2SiON막패턴과 동일한 라인 선폭(L)을 갖고, 도 3a에서 인접하는 포토레지스트 패턴 간의 스페이스 선폭과 동일한 스페이스 선폭(S)을 갖는다. 식각대상층패턴(22A) 형성 후, 하드마스크를 제거하고 세정 공정을 실시한다. 식각대상층패턴(22A) 간의 최종 선폭은 40㎚ 이하로 조절할 수 있다.
상술한 바와 같이, 한 번의 마스크 공정을 진행하되, SiON막의 식각 단면을 양의 기울기를 갖도록 형성하고, 미세 선폭을 구현하기 위한 선폭을 갖도록 SiON막을 일부 식각한다. 이를 식각 베리어로 하부층을 식각하여 기존의 DEET와 같은 미 세 패턴을 구현할 수 있으며, DEET 공정시 발생하는 오버레이 문제가 전혀 없다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 현재 리소그래피 장비를 사용하면서 한 번의 마스크 공정으로 DEET와 같은 미세 패턴을 구현할 수 있으므로, 기존의 DEET 공정시 발생하는 두 번의 노광 공정시 오버레이 이슈에 대한 문제점을 개선할 수 있다.
또한, 고집적화된 반도체 소자의 개발을 구현할 수 있는 효과가 있다.
Claims (8)
- 기판 상부에 식각대상층을 형성하는 단계;상기 식각대상층 상에 하드마스크층, 비정질 카본층 및 SiON막을 차례로 형성하는 단계;상기 SiON막과 상기 비정질 카본층을 식각하여 상부 선폭이 하부 선폭 보다 작은 제1SiON막패턴을 형성하는 단계;상기 제1SiON막패턴과 상기 비정질 카본층이 식각되어 형성된 오픈부 내부를 보호막으로 매립하는 단계;상기 보호막을 식각베리어로 상기 제1SiON막패턴을 식각하여 제2SiON막패턴을 형성하는 단계;상기 제2SiON막패턴을 식각베리어로 하여 상기 비정질 카본층과 상기 보호막을 식각하는 단계;상기 하드마스크층을 식각하는 단계; 및상기 식각대상층을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 SiON막과 상기 비정질 카본층을 식각하여 상부 선폭이 하부 선폭 보다 작은 제1SiON막패턴을 형성하는 단계에서,상기 제1SiON막 패턴은 상기 비정질 카본층의 과도 식각하여 형성되는 반도체 소자의 미세 패턴 제조 방법.
- 제2항에 있어서,상기 비정질 카본층의 과도 식각은,적어도 상기 비정질 카본층 두께의 50%를 식각하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 제2SiON막패턴을 식각베리어로 하여 상기 비정질 카본층과 상기 보호막을 식각하는 단계는,적어도 100℃ 이하의 온도, 적어도 200mTorr 이하의 압력에서 O2 또는 N2가 포함된 플라즈마를 사용하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 제1SiON막패턴과 상기 비정질 카본층이 식각되어 형성된 오픈부 내부를 보호막으로 매립하는 단계는,상기 제1SiON막 패턴이 형성된 기판의 전면에 상기 보호막을 형성하는 단계; 및상기 제1SiON막패턴이 드러나는 타겟으로 상기 보호막을 평탄화하는 단계를 더 포함하는 반도체 소자의 미세 패턴 제조 방법.
- 제5항에 있어서,상기 보호막을 평탄화하는 단계는,에치백 또는 화학적·기계적 연마를 실시하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항에 있어서,상기 보호막은 포토레지스트 또는 SILK를 사용하는 반도체 소자의 미세 패턴 제조 방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서,상기 비정질 카본층은 300∼500℃의 온도 분위기에서 형성하는 반도체 소자의 미세 패턴 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530804A (zh) * | 2019-09-17 | 2021-03-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| US6500756B1 (en) | 2002-06-28 | 2002-12-31 | Advanced Micro Devices, Inc. | Method of forming sub-lithographic spaces between polysilicon lines |
| US6884733B1 (en) | 2002-08-08 | 2005-04-26 | Advanced Micro Devices, Inc. | Use of amorphous carbon hard mask for gate patterning to eliminate requirement of poly re-oxidation |
| KR20050067500A (ko) * | 2003-12-29 | 2005-07-05 | 주식회사 하이닉스반도체 | 하드마스크를 이용한 반도체 소자의 패턴 형성방법 |
| KR20060075333A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
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2006
- 2006-09-28 KR KR1020060095201A patent/KR100912958B1/ko not_active IP Right Cessation
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