KR20090044855A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 포토공정시 사용되는 노광장비에서 구현할 수 있는 임계치수보다 더 작은 임계치수를 갖도록 콘택홀(미세 패턴 포함)을 구현할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피식각층 상에 제1 하드 마스크를 형성하는 단계와, 상기 제1 하드 마스크 상에 상기 제1 하드 마스크와 식각 선택비를 갖는 제2 하드 마스크를 형성하는 단계와, 제1 식각공정을 통해 상기 제2 하드 마스크를 식각하여 제1 하드 마스크 패턴을 형성하는 단계와, 제2 식각공정을 통해 상기 제1 하드 마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 하드 마스크 패턴을 식각 장벽층으로 상기 피식각층을 식각하는 단계를 포함하되, 상기 제1 및 제2 식각공정은 서로 동일한 식각 가스를 사용하고, 이를 통해 상기 제1 및 제2 하드 마스크 간의 식각 선택비에 의해 측벽이 포지티브 슬로프(positive slope)를 갖도록 상기 제2 하드 마스크 패턴을 형성하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 콘택홀, 미세 패턴
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히, 반도체 소자의 제조방법, 더욱 구체적으로는 반도체 소자의 콘택홀(contact hole) 형성방법에 관한 것이다.
반도체 소자가 더욱 고집적화되어 감에 따라 포토 리소그래피(photo lithography) 공정(이하, 포토공정이라 함)에서 KrF(240nm) 노광장비를 사용하는데 한계가 있다. 특히, 반도체 소자의 콘택홀(contact hole)-하부층과 상부층을 연결하기 위한 콘택층이 매립되는 곳-형성공정시 임계치수(Critical Dimension)가 더욱 작아짐에 따라 KrF 노광장비를 사용하는 것은 더욱 어렵게 되었다. 이에 따라, 더 작은 패턴을 형성하기 위해 작은 파장길이를 갖는 고가의 ArF(193nm) 노광장비를 사용하게 되었다. 하지만, 이 경우 반도체 소자의 제조 단가가 증가하는 문제가 발생된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노광장비에서 구현할 수 있는 임계치수보다 더 작은 임계치수를 갖도록 콘택홀(미세 패턴 포함)을 구현할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 피식각층 상에 제1 하드 마스크를 형성하는 단계와, 상기 제1 하드 마스크 상에 상기 제1 하드 마스크와 식각 선택비를 갖는 제2 하드 마스크를 형성하는 단계와, 제1 식각공정을 통해 상기 제2 하드 마스크를 식각하여 제1 하드 마스크 패턴을 형성하는 단계와, 제2 식각공정을 통해 상기 제1 하드 마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계와, 상기 제2 하드 마스크 패턴을 식각 장벽층으로 상기 피식각층을 식각하는 단계를 포함하되, 상기 제1 및 제2 식각공정은 서로 동일한 식각 가스를 사용하고, 이를 통해 상기 제1 및 제2 하드 마스크 간의 식각 선택비에 의해 측벽이 포지티브 슬로프(positive slope)를 갖도록 상기 제2 하드 마스크 패턴을 형성하는 반도체 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 포토공정시 사용되는 노광장비에서 구현할 수 있는 임계치수(CD1, 도 1a참조)보다 더 작은 임계치수(CD2, 도 1e참 조)를 갖도록 콘택홀(미세 패턴 포함)을 구현할 수 있으며, 이를 통해 반도체 소자의 집적도를 크게 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 일례로 금속배선 형성공정시 콘택홀이 형성되는 절연막을 피식각층으로 하는 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 피식각층(101)을 형성한다. 이때, 피식각층(101)은 ILD(Inter Layer Dielectric) 또는 IMD(Inter Metal Dielectric)로 기능하는 절연막일 수 있다. 이러한 피식각층(101) 하부에는 불순물 이온이 주입된 이온 주입층(예컨대, 접합영역) 또는 도전층이 형성될 수도 있다.
피식각층(101)은 산화막 계열의 절연막으로 형성한다. 예컨대, 피식각층(101)은 실리콘이 함유된 산화막, 예컨대 SixOy(여기서, x, y는 자연수)막으로 형성한다. 구체적으로, 실리콘이 함유된 산화막은 불순물이 도핑(doping)되지 않는 USG(Un-doped Silicate Glass)막이거나, 불순물이 도핑된 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass)막일 수 있다. 예컨대, USG막은 TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)를 포함한다. 이외에, 피식각층(101)은 스핀 코팅(Spin Coating) 방식으로 도포되는 SOD(Spin On Dielectric) 또는 SOG(Spin On Glass)로 형성한다.
이어서, 피식각층(101) 상에 제1 및 제2 하드 마스크(102, 103)를 순차적으로 형성한다. 이때, 제1 및 제2 하드 마스크(102, 103)는 서로 식각 선택비를 갖는 물질로 형성한다. 바람직하게는 제1 및 제2 하드 마스크(102)를 동일 식각 조건으로 식각할 때, 제1 하드 마스크(102) 식각공정 후 제1 하드 마스크(102) 상부의 폭-홀 패턴의 상부 폭-이 하부의 폭-홀 패턴의 저부 폭-보다 크게 형성되는 포지티브 슬로프(negative slope)를 갖도록 형성할 수 있는 식각 선택비를 갖는 물질로 형성한다.
이와 같이, 제1 하드 마스크(102) 식각 후 포지티브 프로파일을 얻기 위해서는 동일 식각 조건 하에서 제1 하드 마스크(102)는 제2 하드 마스크(103)와 적어도 6:1(제2 하드 마스크:제1 하드 마스크) 이상의 식각 선택비를 갖는 물질로 형성한다. 더욱 바람직하게는 6:1~50:1(제2 하드 마스크:제1 하드 마스크)의 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 하드 마스크(102)는 실리콘이 함유된 질화막, 예컨대 SixNy(여기서, x, y는 자연수), 전이금속 또는 전이금속 화합물로 형성한다. 제2 하드 마스크(103)는 실리콘이 함유된 산화막, 예컨대 SixOy(여기서, x, y는 자연수) 또는 카본(carbon)이 함유된 막, 예컨대 비정질 카본막(amorphous carbon)으로 형성한다. 여기서, 전이금속은 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, La, Hf, Ta, W, Re, Os, Ir, Pt, Au 또는 Hg 중 선택된 어느 하나이며, 전이금속 화합물은 전이금속 산화물, 전이금속 질화물, 전이금속 탄화물 또는 적어도 2 이상의 전이금속들이 서로 결합된 혼합물중 선택된 어느 하나이다.
한편, 제1 및 제2 하드 마스크(102, 103)는 플라즈마 증착장비 또는 화학적 기상 증착(Chemical Vapor Deposition, 이하, CVD) 장비를 이용하여 형성할 수 있다.
이어서, 제2 하드 마스크(103) 상에 포토공정을 실시하여 감광막 패턴(104)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(104, 도 1a참조)을 식각 마스크로 이용한 식각공정을 실시하여 제2 하드 마스크(103, 도 1a참조)를 식각한다. 이로써, 제1 하드 마스크 패턴(103A)이 형성된다. 이때, 식각공정은 건식식각공정 또는 습식식각공정 모두 가능하나, 식각되는 제1 하드 마스크 패턴(103A)의 식각면이 수직한 프로파일(profile)을 갖도록 하기 위해 건식식각공정으로 실시하는 것이 바람직하다. 예컨대, 건식식각공정은 CxFy(여기서, x, y는 자연수)와 같은 불화탄소 화합물, 예컨대 CF4, C2F6, C3F8을 플라즈마 소스 가스로 사용하여 이온 충돌 효과를 이용한 반응성 이온 식각(Reactive Ion Etching, 이하, RIE라 함) 방식으로 실시한다.
이어서, 감광막 패턴(104)이 제1 하드 마스크 패턴(103A) 상에 잔류되는 경우 O2 플라즈마를 이용한 애싱(ashing)공정을 실시하여 감광막 패턴(104)을 제거할 수도 있다.
이어서, 도 1c에 도시된 바와 같이, 제1 하드 마스크 패턴(103B)을 식각 장벽층으로 이용한 식각공정을 실시하여 제1 하드 마스크(102, 도 1b참조)를 식각한다. 이로써, 제2 하드 마스크 패턴(102A)이 형성된다. 이때, 식각공정은 플라즈마 소스를 이용한 RIE 방식을 이용하여 2단계로 분할하여 실시할 수 있다.
먼저, 1단계에서는 제1 하드 마스크 패턴(103B) 형성공정과 동일한 식각 조건으로 실시한다. 즉, CxFy(여기서, x, y는 자연수)와 같은 불화탄소 화합물을 플라즈마 소스 가스로 사용한다. 또한, 필요에 따라 Cl2, SF6, BCl3 가스를 더 추가할 수도 있다. 이때, 1단계는 제1 하드 마스크(102)가 식각되어 피식각층(101)이 노출될 때까지 실시하거나, 일정 두께로 피식각층(101) 상-제1 하드 마스크 패턴(103B) 을 통해 노출되어 식각이 이루어지는 영역-에 제1 하드 마스크(102)가 잔류되도록 실시할 수도 있다.
2단계는 1단계와 인-시튜(in-situ) 공정으로 실시하며, 1단계와 동일한 식각조건으로 실시하되, 1단계 및 2단계에서 발생된 폴리머(polymer)를 제거하기 위해 O2, Ar 또는 이들의 혼합가스(O2/Ar) 중 선택된 어느 하나의 가스를 더 추가하여 실시한다. 이때, 2단계는 폴리머가 모두 제거되도록 과도 식각으로 진행할 수도 있다.
이어서, 도 1d에 도시된 바와 같이, 도 1c에서 제2 하드 마스크 패턴(102A) 형성공정 후 제2 하드 마스크 패턴(102A) 상에 제1 하드 마스크 패턴(103B)이 잔류되는 경우, 제2 하드 마스크 패턴(102A)과 함께 식각 장벽층으로 이용한 식각공정을 실시하여 피식각층(101A)을 식각한다. 이로써, 피식각층(101A) 내에 콘택홀(105)이 형성된다. 이때, 콘택홀(105)은 다각형, 원형 또는 라인(line) 형태로 형성할 수 있다.
한편, 식각공정은 도 1b 및 도 1c에 설명된 식각공정들과 인-시튜 공정으로 실시할 수 있다. 예컨대, RIE 방식으로 불화탄소 화합물들, 예컨대 CxFy(여기서, x, y는 자연수), CxHyFz(여기서, x, y, z는 자연수),이들이 혼합된 혼합가스에 O, H, C가 혼합된 혼합가스-예컨대 CHF3/C4F8/CO, CHF3/O2-를 플라즈마 소스 가스로 사용하여 실시한다.
이어서, 도 1e에 도시된 바와 같이, 도 1d에서 설명된 식각공정 후 피식각 층(101A) 상에 잔류된 제2 하드 마스크 패턴(102B, 도 1d참조)을 제거한다. 한편, 제1 하드 마스크 패턴(103B, 도 1c참조)는 도 1d에서 설명된 식각공정 과정에서 모두 제거된다.
이어서, 피식각층(101) 식각공정시 발생된 폴리머 또는 웨이퍼(wafer) 상에 잔류되는 감광막 수지 찌거기 등을 제거하기 위한 식각공정을 더 실시할 수도 있다. 예컨대, 식각공정은 N2와 O2가 혼합된 혼합가스(N2/O2)를 기본으로 하여 건식식각공정으로 실시한다. 이때, 건식식각공정은 플라즈마 식각 장비를 이용하여 실시하되, 플라즈마를 생성하기 위한 파워 소스를 마이크로 웨이브(microwave)를 이용하여 실시한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 콘택홀 형성방법에 대해 설명하였으나, 이는 설명의 편의를 위한 것으로, 포토공정을 적용하는 모든 공정, 예컨대 미세 패턴 형성방법에도 적용할 수도 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판
101, 101A : 피식각층
102 : 제1 하드 마스크
102A, 102B : 제2 하드 마스크 패턴
103 : 제2 하드 마스크
103A, 103B : 제1 하드 마스크 패턴
104 : 감광막 패턴
105 : 콘택홀
Claims (11)
- 피식각층 상에 제1 하드 마스크를 형성하는 단계;상기 제1 하드 마스크 상에 상기 제1 하드 마스크와 식각 선택비를 갖는 제2 하드 마스크를 형성하는 단계;제1 식각공정을 통해 상기 제2 하드 마스크를 식각하여 제1 하드 마스크 패턴을 형성하는 단계;제2 식각공정을 통해 상기 제1 하드 마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계; 및상기 제2 하드 마스크 패턴을 식각 장벽층으로 상기 피식각층을 식각하는 단계를 포함하되,상기 제1 및 제2 식각공정은 서로 동일한 식각 가스를 사용하고, 이를 통해 상기 제1 및 제2 하드 마스크 간의 식각 선택비에 의해 측벽이 포지티브 슬로프(positive slope)를 갖도록 상기 제2 하드 마스크 패턴을 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 식각 선택비는 6:1~50:1(제2 하드 마스크:제1 하드 마스크)인 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 하드 마스크는 실리콘이 함유된 질화막, 전이금속 또는 전이금속 화합물 중 선택된 어느 하나로 형성하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 제2 하드 마스크는 실리콘이 함유된 산화막 또는 카본(carbon)이 함유된 막으로 형성하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 및 제2 식각공정은 RIE(Reactive Ion Etching) 방식을 이용한 건식식각공정으로 실시하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1 및 제2 식각공정은 인-시튜(in-situ) 공정으로 실시하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1 및 제2 식각공정은 불화탄소 화합물을 플라즈마 소스로 사용하여 실시하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 불화탄소 화합물은 CxFy(여기서, x, y는 자연수)인 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제2 식각공정은 Cl2, SF6, BCl3 또는 이들이 적어도 2개 이상 혼합된 혼합가스 중 선택된 어느 하나의 가스를 더 첨가하여 실시하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제2 식각공정은 O2, Ar 또는 이들의 혼합가스(O2/Ar) 중 선택된 어느 하나의 가스를 더 첨가하여 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 피식각층을 식각하는 단계는 상기 피식각층이 다각형, 원형 또는 라인(line) 형태 중 선택된 어느 하나의 형태로 형성하는 반도체 소자의 제조방법.
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| KR1020070111121A KR20090044855A (ko) | 2007-11-01 | 2007-11-01 | 반도체 소자의 제조방법 |
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| KR (1) | KR20090044855A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4086960A4 (en) * | 2021-03-18 | 2023-08-30 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR STRUCTURE MANUFACTURING METHOD, AND SEMICONDUCTOR STRUCTURE |
-
2007
- 2007-11-01 KR KR1020070111121A patent/KR20090044855A/ko not_active Application Discontinuation
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