JP4768732B2 - 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に、脆弱なＡｒＦ露光用レジストを損傷せずにエッチングできるようにしたことによって、ラインエッジラフネス(Line Edge Roughness：ＬＥＲ、ストライエーションともいう)の問題を解決して１３０ｎｍ以下の微細パターンを高精度に形成可能とした半導体装置及びその製造方法に係る。本発明はまた、脆弱なＡｒＦ露光用レジストを損傷せずにエッチングできるドライエッチング方法及びこのドライエッチング方法を利用した配線材料の作製方法や、エッチング装置にも係わる。

近年、ＬＳＩの高集積化及び高速化に伴って、半導体装置の微細化と多層化とが進んでいる。この場合のＬＳＩ製造における露光方法としては、ＡｒＦ露光方法に代表されるように、波長の短いレーザ(例えば、エキシマレーザー)を用いたものが利用される。これによって、例えば、メタクリル樹脂やアクリル樹脂等からなるレジスト材にマスクパターンを転写してレジストマスクを形成し、このレジストマスクで覆われた膜をドライエッチングして、例えば、配線用のホールや溝等を微細加工する。このような微細加工においては、横と深さ方向に精密なエッチング形状を得るという高い加工精度が要求されている。そのため、異方性を高めてエッチングを行うことから、所定のエッチングガスをプラズマ雰囲気中に導入してドライエッチングを行う技術が知られている(例えば、特許文献１参照)。

ところで、ＡｒＦ露光方法で用いられるレジスト材として、真空紫外光の波長領域において透過性をもたせるために、ベンゼン環を持たない化合物を用いることが知られている(例えば、非特許文献１参照)。このレジスト材は、ＡｒＦレーザーを用いて露光を行うと、脆弱化すると共に、ベンゼン環を有するレジスト材(例えば、ＫｒＦ露光用レジスト材)と比較してプラズマ耐性が低い。このため、プラズマ雰囲気中でドライエッチングを行うと、レジストマスクは、プラズマ中のエッチャントに曝され、プラズマ放電から放射される紫外光やイオン衝撃の影響によって、パターニングされた領域のエッジ部にエッジ荒れが生じ、パターン形状の周辺が変形するという問題が生じる。

図１５(ａ)〜(ｃ)及び(ａ')〜(ｃ')は、従来の半導体装置におけるトランジスタのゲート製造方法を示す半導体装置の断面図及び上面図の概略図である。この従来のゲート製造方法によれば、図１５(ａ)及び(ａ')に示すように、まず、Ｓｉ基板１５１上にゲート酸化膜１５２を所定膜厚成長させ、次にゲート電極用の膜として、例えば、ポリシリコン膜１５３ａとタングステン膜１５３ｂとの積層膜１５３を成膜した後、ハードマスク用の電気絶縁膜ＳｉＯ_２膜１５４を公知のＣＶＤ法等で成膜(堆積)する。そして、反射防止膜１５５を塗布成膜してから、アクリル系樹脂をベースとしたＡｒＦ露光用レジスト１５６(例えば、東京応化工業製ＴＡＲＦ−Ｐ６１１１)等を塗布成膜し、ここに成膜されたレジスト膜１５６を公知のＡｒＦ露光装置(例えば、ＡＳＭＬ製ＴＷＩＮＳＣＡＮ−ＸＴ１４００)により露光して、ゲート電極用のパターンを有するレジストマスク１５６をゲート電極用の積層膜１５３上に形成する。なお、ハードマスク用の薄膜としては、ＣＶＤ法によるＳｉＮ膜やＳｉＣ膜等の電気絶縁膜も一般的に用いられる。

このようなパターンを有するレジストマスク１５６で覆われたハードマスク用の電気絶縁膜１５４をプラズマ雰囲気中でドライエッチングすることによって、この電気絶縁膜１５４にレジストマスク１５６のパターンを転写するとき、レジストマスク１５６が脆弱なために、このパターンの端部が歪んで形状が変形したり、レジストの一部が薄くなったり、時には孔が開くこともある(レジストのＬＥＲ)。このようなレジストマスクの状態でエッチングを継続すると、図１５(ｂ)及び(ｂ')に示すように、ハードマスク１５４にも、歪んだり、変形したり、周辺欠損したパターンの形状が転写され、いわゆるストライエーション(Striation)が発生するという問題がある。このため、このストライエーションの発生したハードマスク１５４ｂを用いて更にドライエッチングを継続してハードマスク１５４ｂからゲート電極用の積層膜１５３にパターンを転写すると、図１５(ｃ)及び(ｃ')に示すように、ゲート電極用の積層膜１５３にもストライエーションがそのまま転写されることになる。このようなストライエーションは、ときには５０ｎｍもの大きさに達するため、高いエッチング加工精度の要求を満たすことができなくなる。

このストライエーションと呼ばれる変形が５０ｎｍあるときには、設計値として２００ｎｍの線幅を有するパターンであれば、線パターンとして許容されても、１３０ｎｍ以下の線幅の設計であると、パターンの周辺から５０ｎｍの欠損があれば、残りの線幅では相対的に許容されない。微細パターンの半導体装置の製造ではこれは使えない。

上述のように、トランジスタのゲートとしては、通常、ポリシリコン又はその上にタングステンを積層した材料構造が用いられる。この場合、ゲート長Ｌｇはトランジスタが動作するときのオンとオフとを区別するスレッショールド電圧を決める重要な製造パラメータであるので、正確に制御する必要がある。もしゲート材料のエッチングの際に、パターンエッジの変形であるストライエーションが発生すると、一本のゲートの中にゲート長Ｌｇの分布ができてしまう。すると、Ｌｇの長短が混合したトランジスタが並列接続されたようになるので、トランジスタのスレッショールド電圧がブロードになりシャープなオンオフ特性が得られなくなる。

スレッショールド電圧がブロードになると、トランジスタの動作電圧に、余裕を持たせる必要が生じるので、電源電圧を高く設計することになり、消費電力が大きくなるという弊害が生じる。また、スレッショールド電圧の中心値の分散があると、動作タイミングを合わせるためにロジックサイクルを長く設計する必要がでてくるので、高速動作が望めなくなる。高い電源電圧や遅いロジックサイクルは、近年の要望である高集積で高速・低消費電力という商品設計の要請に合わない。従って、一本のゲートの中で、ゲート長Ｌｇ分布の小さい値で加工することが重要になる。

以上の背景があるので、ゲート作製における線幅の制御は重要である。しかし、ＡｒＦ露光法でレジストにパターンを転写して、それをマスクとしてゲート材料を直接エッチングしようとすると、エッチングされる材料の厚みよりマスクとしてのレジストを余裕をもって厚く設計しなければならなくなる。このように厚く設計すると、焦点深度ＤＯＦ(Depth of Focus)はレジスト厚みより小さいので、焦点の合わない部分がレジストの深さ方向に存在することになり、正確なパターンの転写が望めないという問題が起きる。この問題を避ける方法として、従来から、薄いレジストをマスクにしてエッチング耐性の高いハードマスクにレジストパターンを転写する方法が採用されていた。しかるに、レジストが薄くなると、ハードマスクをエッチングするときにストライエーションが生じ、このストライエーションがハードマスクに転写されて、ゲート長Ｌｇの分布が生じてしまうという問題もある。

また一方で、従来のＡｒＦ露光技術及びエッチング技術に従って、例えばシングルダマシン法を用いてＣｕ配線を作製する場合、図１６(ａ)に示すように、トランジスタ作製領域１６１上にＣＶＤ法によりＳｉＯ_２膜１６２ａを堆積させ、次に、エッチングストッパ層としてＳｉＮ膜１６２ｂを堆積させた後にＳｉＯ_２膜１６２ｃを堆積させ、ＣＭＰストッパー層として再びＳｉＮ膜１６２ｄを堆積させることによって、層間絶縁膜１６２を成膜する。次に、この層間絶縁膜１６２上に、上述のゲート製造方法と同様に、公知のＡｒＦ露光技術を用いて配線パターンを有するＡｒＦレジストマスク(図示せず)を形成する。そして、このＡｒＦ露光用レジストマスクで覆われた層間絶縁膜１６２をプラズマ雰囲気中でドライエッチングしてこの層間絶縁膜１６２に配線パターンを転写することによって、金属配線材料を埋め込むための溝やホール(孔)パターンを層間絶縁膜１６２に形成する。ここに形成された溝やホールに、バリアメタルとしてＴａＮ１６３等を公知のスパッタ法により成膜した後にＣｕめっき法によりＣｕ膜を成膜して金属配線材料を埋め込む。最後に、やはり公知のＣＭＰ法を適用することによって、Ｃｕ配線１６４を完成する。

このように従来のパターン転写方法を適用してＣｕ配線１６４を形成した場合、図１６(ｂ)に示すように、ホールや溝等にストライエーションが発生してしまう。このため、図１６(ｃ)に示すように、層間絶縁膜を構成するＳｉＯ_２膜１６２ｃのホールや溝パターンのエッジには深いくびれ部分１６５が生じ、そこにはバリアメタル１６３が充分に入り込めないのでバリア性能が不十分となり、配線材料としてのＣｕ１６４が薄膜中に侵入拡散して近接配線同士が短絡するという問題が発生する。この短絡の程度が軽いときには電流漏洩の原因になるし、経時変化があると製品の市場不良の原因にもなる。ここで、製品の市場不良とは、半導体装置搭載の製品が、市場で流通している期間に不良を発生することをいう。

半導体の配線は一部でも細いところがあると、その部分で断線を起こしやすい。その細さが一定値を下回らないようにするには、設計段階で配線を太くする。しかし、その分、半導体装置のチップ面積が大きくなり、一枚のウエハから取れる設計チップ数が減るのでコストを押し上げることになる。そのため、仕上がりの線幅がばらつきのないものを作製することが必要になる。

レジストマスクを用いて層間絶縁膜(電気絶縁膜)をドライエッチングすると、まずレジストが変形し、この変形したレジストマスクで層間絶縁膜がエッチングされるので、レジストマスクの変形が膜パターンの変形として転写される (この変形がストライエーションである)。半導体装置の配線は、このストライエーションの発生した溝中にバリアメタル膜とＣｕ膜を埋め込むことで形成されるので、溝内のストライエーションは配線のストライエーションとして転写される。半導体装置の配線の層数は、通常のシステムＬＳＩやメモリーデバイス等では１０層を超えるものもあるので、歩留まり低下の原因になるストライエーションを低減することは、製造コスト低減のために重要である。

２００ｎｍ以上の線幅や線同士の間隔を有するパターンの転写であれば、ＫｒＦ露光用のベンゼン環を有するレジストをマスクとして用いることによって、ストライエーションの発生を抑制可能ではある。ＫｒＦ露光に際して用いるレジストは、ドライエッチの際にチャンバー内で発生させるプラズマによる紫外線照射や、エッチングガスのＣ_３Ｆ_８が分解して発生するフッ素ラジカルに対する耐性が高い。このため、レジストの不規則な変形であるストライエーションは比較的に小さく、また、設計線幅がストライエーションに比べて大きいので、問題にはならない。しかし、１３０ｎｍ以下、特に１００ｎｍ以下の半導体世代になると、ＡｒＦレーザーを用いた露光技術を使うことから、このときのレジストは、その化学構造が紫外線照射やフッ素ラジカルに敏感な構造となるため、ストライエーションがＫｒＦ露光のレジスト(ベンゼン環を含む化合物)よりも大きくなってしまう。よって、線幅に対するストライエーションの割合が大きくなって、半導体装置の製造歩留まりを低下させるという問題が発生している。

上述のストライエーション問題を解決するために、フロロカーボンガスを含有する混合ガスを低圧のプラズマ雰囲気中に導入して、ＡｒＦ露光方法で形成したレジストをマスクとして膜(層間絶縁膜)をドライエッチングする技術が従来提案されている(例えば、特許文献２参照)。しかしながら、低圧でドライエッチングすることにより、ストライエーションの発生が抑制できてもエッチング速度が低下するので経済的実用性に乏しい。

本出願人は、上記ストライエーションの発生を抑制して高いエッチング加工精度が得られる層間絶縁膜のドライエッチング方法として、ＡｒＦ露光(フォトリソグラフィ)法を用いて形成したレジストマスクで覆われた層間絶縁膜を、エッチングガスとして、ハロゲン系ガス(ハロゲンは、Ｆ、Ｉ、Ｂｒ)であって、Ｉ及びＢｒの少なくとも一方が、原子組成比でハロゲンの総量の２６％以下で、残りがＦであるフッ化炭素化合物ガスを導入しつつ、プラズマ雰囲気中でドライエッチングしてホールや溝を微細加工する層間絶縁膜のドライエッチング方法についてすでに提案している(例えば、特許文献３参照)。しかし、この先願には、このエッチング方法が、パターン寸法が１３０ｎｍ以下を必要とする半導体装置の製造に対して有用であることは記載されていない。
特開平１１−３１６７８号公報(特許請求の範囲等) 特開２００５−２５１８１４号公報(例えば、特許請求の範囲等) 特開２００６−１０８４８４号公報(例えば、特許請求の範囲等) Koji Nozaki and Ei Yano,FUJITSU Sei.Tech. J., 38,1 P3-12(June 2002)

上述のように、従来の半導体装置においては、１３０nm以下、特に１００nm以下の微細パターンを含む半導体装置を製造する方法として、ＡｒＦ露光技術を使用しなければならないため、ゲート長、配線幅又はコンタクトホール径等のパターン寸法に対するストライエーションの割合が増大したことから、半導体装置の製造歩留まりが低下するという問題があった。

本発明は、上記従来技術の問題を解決するために、ＡｒＦ露光技術を用いて形成された１３０nm以下の微細パターンであっても、脆弱なＡｒＦ露光用レジストマスクを損傷せずにエッチングできるようにすることによって、ストライエーションの発生を抑制して製造歩留まりを向上させることができるようにした半導体装置及びその製造方法の提供を目的とする。

本発明の課題はまた、脆弱なＡｒＦ露光用レジストを損傷せずにエッチングできるドライエッチング方法及びこのドライエッチング方法を利用した配線材料の作製方法の提供にある。

また、本発明に係る半導体装置の製造方法は、ＡｒＦ露光技術を用いて形成されたパターンを有するレジストマスクで覆われた酸化膜をプラズマ雰囲気中でドライエッチングして当該酸化膜に上記パターンを転写する工程を備えた半導体装置の製造方法において、パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が５０〜１００ｎｍであるパターンを有するレジストマスクで覆われた酸化膜を、エッチングガスとしてＣ _３ Ｆ _７ Ｉガス又はＣ _３ Ｆ _７ Ｂｒガスを用い、また、Ａｒガス又はＡｒガスと酸素ガスとを導入し、エッチャントのＦ原子数密度の減少したプラズマ雰囲気中でドライエッチングして、パターン幅及びパターンとパターンとの間隔の両方又はいずれか一方が５０〜１００ｎｍであり、かつストライエーションが５ｎｍ未満に抑制されたパターンを該酸化膜に転写する工程を備えたことを特徴とする。

本発明によれば、パターン幅及び／又はパターンとパターンとの間隔が５０〜１００ｎｍであるレジストパターンがマスクとなされ、また、エッチングガスとして、安定な化合物でありかつそれ自体Ｓｉ等に対するエッチャントとしての機能を有するＣ _３ Ｆ _７ Ｉガス又はＣ _３ Ｆ _７ Ｂｒガスが適用されるので、パターン寸法が１００ｎｍ以下の微細パターンのエッチングに際し、パターン寸法に対して大きな割合となるストライエーションの発生が抑制されると共に、エッチング時の圧力を低下させることに頼らずに、プラズマ雰囲気中のＦ原子数の密度を減少させるため、レジストマスクへのダメージが軽減される。よって、レジストに損傷(変形や欠損)を与えずに薄膜をプラズマエッチングしてパターン転写することが可能となるため、１００ｎｍ以下の微細パターンであってもストライエーションという課題を克服しながらホール又は溝等のパターンを形成することができるようになる。従って、精密な薄膜加工が可能になる。

また、レジストマスクから薄膜に転写されたパターンをハードマスクとして、その下地材料を精密にエッチングすることも可能となるから、このハードマスクを介してレジストパターンを下地材料に高精度に転写することができるようになる。

上記薄膜としては、電気絶縁膜を適用可能であり、また、この電気絶縁膜が層間絶縁膜である場合には、転写された上記パターンにダマシン法により更に金属配線材料を埋め込むこともできる。

また、この電気絶縁膜はＣ又はＮを含む材料からなり、その比誘電率が、1.5以上、3.7以下の範囲であることが望ましい。

なお、上記パターンが転写された薄膜をマスクにして当該薄膜の下地材料をエッチングすることも可能であって、この下地材料をゲート電極用の膜又はＳｉ基板とすることができる。

上記ゲート電極用の膜として、Ｗ、Ｔｉ、Ｔａ、Ｃｏ若しくはＮｉを含む導電膜又はポリシリコン膜又は当該導電膜とポリシリコン膜との積層膜を適用することができる。

また、本発明は、ＤＲＡＭ及びフラッシュメモリーから選ばれたメモリー、ロジックデバイス、システムＬＳＩ、又はこれらを一部に含む半導体装置及びその製造方法として好適である。上記メモリーは、アスペクト比２０以上の高アスペクト比を有するコンタクトホールを有するメモリーであってもよい。

本発明のドライエッチング方法は、ＡｒＦ露光技術を用いて形成されたパターンを有するレジストマスクで覆われた酸化膜をプラズマ雰囲気中でドライエッチングする方法において、パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が５０〜１００ｎｍであるパターンを有するレジストマスクで覆われた酸化膜を、エッチングガスとしてＣ _３ Ｆ _７ Ｉガス又はＣ _３ Ｆ _７ Ｂｒガスを用い、また、Ａｒガス又はＡｒガスと酸素ガスとを導入し、エッチャントのＦ原子数密度の減少したプラズマ雰囲気中でドライエッチングし、パターン幅及びパターンとパターンとの間隔の両方又はいずれか一方が５０〜１００ｎｍであり、かつストライエーションが５ｎｍ未満に抑制されたパターンを転写することを特徴とする。

また、上記ドライエッチング方法において、レジストマスクから薄膜に転写されたパターンをハードマスクとして、その下地材料を精密にエッチングすることも可能となるから、このハードマスクを介してレジストパターンを下地材料に高精度に転写することができるようになる。上記薄膜としては、電気絶縁膜を適用可能であり、また、この電気絶縁膜が層間絶縁膜である場合には、転写された上記パターンにダマシン法により更に金属配線材料を埋め込むこともできる。また、この電気絶縁膜はＣ又はＮを含む材料からなり、その比誘電率が、１．５以上、３．７以下の範囲であることが望ましい。

なお、上記パターンが転写された薄膜をマスクにして当該薄膜の下地材料をエッチングすることも可能であって、この下地材料をゲート電極用の膜又はＳｉ基板とすることができる。上記ゲート電極用の膜として、Ｗ、Ｔｉ、Ｔａ、Ｃｏ若しくはＮｉを含む導電膜又はポリシリコン膜又は当該導電膜とポリシリコン膜との積層膜を適用することができる。

本発明のエッチング装置は、ＡｒＦ露光技術を用いて形成されたパターンを有するレジストマスクで覆われた薄膜をプラズマ雰囲気中でエッチングする装置において、真空チャンバーと、前記真空チャンバーに設けられた高周波電源に接続された基板電極と、前記基板電極に対向させて設けられた対向電極と、ガス流量制御手段を介してガス源に接続され、前記真空チャンバー内にエッチングガスを導入するガス導入手段を備え、上記エッチングガスとして、ハロゲン化炭素化合物ガス(ただし、ハロゲンがＦ、Ｉ及びＢｒの少なくとも２種であり、Ｉ及びＢｒの少なくとも１種が原子組成比でハロゲン原子総量の２６％以下である)を上記ガス導入手段によりチャンバー内に導入し、パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が３２〜１３０ｎｍであるパターンを有するレジストマスクで覆われた薄膜をエッチングするように構成されたことを特徴とする。

本発明における上記パターンが、コンタクトホールパターンである場合には、ホール径及びホールとホールとの間隔の両方またはそのいずれか一方が５０〜１００ｎｍであっても適用できる。

本発明によれば、パターン寸法が１３０ｎｍ以下の微細パターンをエッチングして半導体装置を製造する場合に、レジストマスクに損傷（変形や欠損）を与えずに薄膜のプラズマエッチングが可能となるため、１３０ｎｍ以下の微細パターンであっても精密な薄膜加
工が可能になる。よって、ストライエーションという課題を克服しながら絶縁膜にホールや溝を形成することができるので、当該絶縁膜パターンをマスクにして、その下地材料を精密にエッチングすることでレジストパターンを下地材料に精密に転写することができる。このため、ストライエーションのないホールや溝等を形成できるので、精密な寸法の配線やトランジスタのゲート等を備えた半導体装置を製造することができる。従って、１３０ｎｍ以下のパターンであっても、パターン周辺の変形等の損傷を５０ｎｍ以下に抑制することができるから、設計値通りに機能する半導体装置を歩留まりよく提供できるようになる。

また、本発明で用いるエッチングガスの効果はパターン寸法に依存しないので、９０ｎｍ世代、６５ｎｍ世代、４５ｎｍ世代の半導体装置の製造にも有効である。

本発明に係る半導体装置及びその製造方法、並びに薄膜のドライエッチング方法及びこのドライエッチング方法を用いた配線材料の作製方法を実施するための最良の形態について、添付図面を参照して説明する。

図１は、本発明に係る半導体装置の一例を示す模式的断面図である。本実施形態の半導体装置ａでは、シリコン結晶１表面の一部がゲート酸化膜２で覆われると共に、シリコン結晶１中には、素子分離(ＳＴＩ：Shallow
Trench Isolation)構造３、深いソースとドレイン４、及び浅いソースとドレイン５が配される。また、ゲート酸化膜２上には、ポリシリコン膜１１ａとタングステン(Ｗ)膜１１ｂとの積層膜からなるゲート電極１１が配される。これらのソースドレインと電気的に接続するタングステン配線１２が、バリアメタル膜(ＴｉＮ膜)１０と銅(Ｃｕ)１３とからなる上層配線に接続されるとともに、これらのタングステン配線１２を相互に電気的に絶縁するＢＰＳＧ膜７が下層ＳｉＯ_２膜６と上層ＳｉＮ膜８とに挟まれる。同様に、このＳｉＮ膜８上には、バリアメタル１０とＣｕ１３とからなる上層配線を相互に絶縁するためのＴＥＯＳ−ＳｉＯ_２膜９が成膜されて構成される。

本発明では、絶縁膜をエッチングするガスとして、安定な化合物を形成すると共にそれ自体Ｓｉに対するエッチャントとしての機能を有するＩ及びＢｒの少なくとも一方を含有するフッ化炭素化合物ガスを用いる。このフッ化炭素化合物ガスとしては、ヨウ素化フッ化炭素化合物ガス及び臭素化フッ化炭素化合物ガスのいずれか一方、又はこれらの混合ガスである。

このようなエッチングガスにより損傷することなくドライエッチングされてレジストマスクから転写されたパターンを有する薄膜を備えるので、本実施形態に係る半導体装置ａでは、ＳＴＩ３、ゲート電極１１、Ｗ配線１２及びＣｕ配線１３等のパターン構造にストライエーションがない。よって、ゲート長Ｌｇの分布が小さくシャープなオンオフ特性を有するトランジスタと、配線間リークが低減された配線とを備えることが可能となる。また、ストライエーションに起因したＣｕ拡散等の経時変化に基づく不良発生率も少ない。

ここで、図２を参照し、本発明で用いるエッチング装置について説明する。このエッチング装置２１は、磁場ゼロを含む領域に発生させた放電プラズマ(ＮＬＤプラズマ)を用いるものであり、ドライポンプ又はロータリーポンプやターボ分子ポンプ等の真空排気手段２２を設けた真空チャンバー２３を有する。

チャンバー２３は、石英のような誘電体製の円筒状側壁２３ｃを有する上部のプラズマ発生室２３ａと下部の基板処理室２３ｂとから構成されている。円筒状側壁２３ｃの外側には、三つの磁場コイル２４ａ、２４ｂ及び２４ｃが所定の間隔を置いて設けられ、磁場発生手段を構成する。三つの磁場コイル２４ａ、２４ｂ及び２４ｃは、その外側を上下から囲むように高透磁率材料製のヨーク部材２５に取付けられている。この場合、上側及び下側の各磁場コイル２４ａ及び２４ｃには、同方向の電流を流し、中間のコイル２４ｂには逆向きの電流を流すようにしている。これにより、中間のコイル２４ｂのレベル付近に円筒状側壁２３ｃの内側に連続した磁場ゼロの位置ができ、環状磁気中性線が形成される。

環状磁気中性線の大きさは、上側及び下側の各コイル２４ａ及び２４ｃに流す電流と中間のコイル２４ｂに流す電流との比を変えることで適宜設定でき、環状磁気中性線の上下方向の位置は、上側及び下側の各磁場コイル２４ａ及び２４ｃに流す電流の比によって適宜設定できる。また、中間のコイル２４ｂに流す電流を増していくと、環状磁気中性線の径は小さくなり、同時に磁場ゼロの位置での磁場の勾配も緩やかになってゆく。中間のコイル２４ｂと円筒状側壁２３ｃとの間には、高周波電場発生用のアンテナ２６ａが設けられ、このアンテナは高周波電源２６ｂに接続され、磁場発生手段を構成する。そして、三つの磁場コイル２４ａ、２４ｂ及び２４ｃによって形成された環状磁気中性線に沿ってＮＬＤプラズマを発生させる。

基板処理室２３ｂ内には、環状磁気中性線の作る面と対向させて処理基板Ｓが載置される基板載置部である断面円形の基板電極２７が絶縁体２８を介して設けられている。この基板電極２７は、コンデンサー２９ａを介して第２高周波電源２９ｂに接続され、電位的に浮遊電極となって負のバイアス電位となる。

また、プラズマ発生室２３ａの上方の天板２３ｄは、円筒状側壁２３ｃの上部に密封固着され、電位的に浮遊状態とし対向電極を形成する。この天板の内面には、チャンバー２３内にエッチングガスを導入するガス導入手段３０が設けられ、このガス導入手段３０は、ガス流量制御手段(図示せず)を介してガス源に接続されている。このような構成のエッチング装置２１において、Ａｒとエッチングガス(例えば、Ｃ_３Ｆ_７Ｉガス)とを導入して薄膜をエッチングすることによって、ストライエーションのないパターン形成が可能となる。

次に、本発明に係る半導体装置の製造方法の適用例として、トランジスタ作製工程からシングルダマシンＣｕ配線形成工程までを含む半導体製造工程のモデル工程を、図３乃至１０を参照して以下に説明する。各工程間には洗浄や測定等の工程があるが、その説明は本発明とは直接関係がないので除外する。

まず、図３(ａ)に示すように、シリコンウエハ３１を準備し、公知の酸化炉を用いて約９００℃で酸化膜を約１０ｎｍ成長させ、図３(ｂ)に示すように、ＳｉＯ_２膜３２を形成する。次に図３(ｃ)のように、公知のＬＰ−ＳｉＮ炉を用いて約８００℃でＳｉＮ膜３３を９０nm程度成膜してから、ＡｒＦ露光法を用いて１００nmの溝パターンを有するレジストマスク３４を形成する。

このレジストマスク３４で覆われたＳｉＯ_２膜３２とＳｉＮ膜３３とを、図３(ｄ)のように、ハロゲン化炭素化合物ガス(ただし、ハロゲンがＦ、Ｉ及びＢｒの少なくとも２種であり、Ｉ及びＢｒの少なくとも1種が原子組成比でハロゲン原子総量の２６％以下である)を用いてエッチングし、図３(ｅ)に示すように、レジストマスク３４をアッシング除去してハードマスク３２、３３を形成する。このとき、ハードマスク３２、３３には、ストライエーションは認められない。このハードマスク３２、３３の下地材料であるシリコンウエハ３１をさらにエッチングすることによって、図３(ｆ)に示すように、シリコンウエハ３1中に、幅１００ｎｍのトレンチ(溝)パターン３５を形成する。パターンを転写するハードマスク３２、３３が滑らかなので、この溝パターン３５にもストライエーションは発生しない。

このように溝パターン３５の形成されたシリコンウエハ３１を約９００℃で酸化した後、図４(ａ)に示すように、約４００℃のＨＤＰ(High Density
Plasma、高密度プラズマ)−ＳｉＯ_２膜４１により溝パターン３５を埋め込む。そして、公知のＨＤＰ−ＣＭＰ(Chemical Mechanical Polishing、化学機械研磨)を適用して平坦化し(図４(ｂ))、約８５０℃の酸化工程を経てから、例えば公知のＩＣＰエッチャーによるＳｉＮ剥離工程を実施した後、希フッ酸(ＨＦ)を用いた酸化膜除去工程によって、図４(ｃ)に示すように、平坦化された表面とＳＴＩ構造３５ａとを備えたシリコンウエハ３１を得る。

次に、図４(ｄ)に示すように、約８５０℃での酸化工程によりゲート酸化膜４２を成長させ、図４(ｅ)に示すように、公知のＣＶＤ法を用いてポリシリコン膜４３を１５０ｎｍ成膜し、さらにＷ膜４４を２００ｎｍほど成膜してゲート電極用の膜を積層させた後、ハードマスク用のＰＥ−ＴＥＯＳ(テトラエトキシシラン)−ＳｉＯ_２膜４５を２００ｎｍ成膜する。

図４(ｆ)のように、ＡｒＦ露光法によるゲート露光工程でゲート電極パターン４６を形成し、このパターン付レジストマスク４６を用いて、上述のハロゲン化炭素化合物ガス(ただし、ハロゲンがＦ、Ｉ及びＢｒの少なくとも２種であり、Ｉ及びＢｒの少なくとも1種が原子組成比でハロゲン原子総量の２６％以下である)を用いて図２のエッチング装置２１によりＴＥＯＳ−ＳｉＯ_２膜４５を５０％オーバーエッチングを含めて３００ｎｍ分エッチングして、図４(ｇ)に示すハードマスク４５を形成する。このハードマスク・エッチング工程では、ストライエーションが発生しないので、なめらかな形状のハードマスク４５を形成可能である。

次に、図５(ａ)に示すように、ゲートエッチとして、Ｗ膜４４とポリシリコン膜４３とを、公知のＩＣＰエッチャー等でエッチングすることによって、ゲート電極５１を完成する。レジストパターン４６は、このエッチング時にエッチアウト(消失)してしまう。また、ここでも本発明によりストライエーションの発生を抑制して形成されたハードマスク４５からゲート電極５１にパターンが転写されるので、ゲート電極５１には、ストライエーションは認められない。

次に、酸化膜再成長工程を約８５０℃で実施した後、Ａｓ：１×１０^１５／ｃｍ^２をイオン注入してソースドレイン(ＳＤ)の浅い注入ＬＤＤ(Lightly doped
drain)５２を形成する。

その後、図５(ｂ)に示すように、約４００℃のＰＥ−ＣＶＤ工程によりＳｉＮ膜５３を成長させ、ＲＩＥ(Reactive Ion
Eching：反応性イオンエッチング)を用いて図５(ｃ)に示すサイドウオール５３ｃを形成する。そして、このサイドウオール５３ｃをマスクとしてＡｓ：５×１０^１５／ｃｍ^２をイオン注入してから８５０℃で３０分間アニールすることによって、ソースドレイン５４を形成する。

次に、図５(ｄ)のように、ＰＥ−ＳｉＮ膜５５を１００ｎｍ程度成膜させた後、図５(ｅ)に示すように、ＢＰＳＧ(boro-phospho silicate glass)膜５６を７００ｎｍ成長させてから８００℃でアニールする。そして、公知のＩＬＤ−ＣＭＰを適用してＢＰＳＧ膜５６を突起部が無くなるように研磨除去することによって、図６(ａ)に示すように、平坦化された第1層間絶縁膜５６ａを形成する。

次に、図６(ｂ)に示すように、平坦化された絶縁膜５６ａ上に、ＣＶＤ法によるＴＥＯＳ−ＳｉＯ_２キャップ膜６１を約４００℃で成長させてから、図６(ｃ)に示すように、ＡｒＦ露光法により直径約１００ｎｍのコンタクトホールパターン６２を有するレジストマスク６３を形成する。このレジストマスク６３で覆われたＴＥＯＳ−ＳｉＯ_２膜６１を
上述のハロゲン化炭素化合物ガスによりストライエーションを発生させることなくエッチングし、続けて下層のＢＰＳＧ膜５６ａ、ＰＥ−ＳｉＮ膜５５及びゲート酸化膜４２もエッチングし、図６(ｄ)に示すようなコンタクトホール６４を形成する。

コンタクトホール６４のアスペクト比は、ＤＲＡＭ等のメモリーでは１０以上が普通であって、アスペクト比が２０以上となることも多く、５０以上となる場合も少なくないが、本発明に係るエッチング技術を適用すると、レジスト劣化が抑制されるため、ＴＥＯＳ−ＳｉＯ_２膜６１、ＢＰＳＧ膜５６ａ及びＰＥ−ＳｉＮ膜５５からなる絶縁膜層に深いコンタクトホールをエッチングにより形成する場合に、レジストとの選択比を容易に１０以上と高く維持できるようになるので、例えば、アスペクト比２０以上のようなアスペクト比の高いコンタクトホール(High Aspect Ratio Contact Hole: HARC)のエッチングに最適である。通常、レジストマスク６３の厚さは２００〜３００ｎｍ程度であるから、コンタクトホール径が３２ｎｍ〜１３０ｎｍのパターンであれば、アスペクト比が１００程度であっても、本発明を適用できる。本発明によれば、従来のＨＡＲＣエッチング技術のように、バイアスパワーを抑制して基板バイアスを低く抑える必要がなくなるので、アスペクト比２０以上のＨＡＲＣエッチングであっても、ストライエーションの発生を抑制して良好な形状のパターンを形成できる。

次に、公知のアッシング法によりレジストマスク６３を剥離し、図７(ａ)に示すように、バリアメタル７１として、ＴｉＮ膜を約２０ｎｍＣＶＤ成膜してから、図７(ｂ)に示すように、ＣＶＤ−Ｗ膜７２を約５０ｎｍ成膜することによって、コンタクトホール６４を埋め込む。続いて、公知のＷ−ＣＭＰ法を用いてバリアメタル７１をストッパーとして余分なＷ膜を研磨除去した後バリアメタル膜７１も除去することによって、図７(ｃ)のようなＷプラグ７３を形成する。これらのＷプラグによりソースドレイン５４及びゲート電極５１との電気接続をとることになる。なお、ゲート電極５１へのコンタクトプラグは図示しない。

このようにして形成されたトランジスタに、シングルダマシン工程によりＣｕ配線を形成する方法を以下に述べる。図７(ｄ)に示すように、まず公知のプラズマＣＶＤ法によって、ＰＥ−ＳｉＮキャップ膜７４を約４００℃で約５０ｎｍ成長させる。

同様にして図８(ａ)のように、プラズマＣＶＤ法によりＴＥＯＳ−ＳｉＯ_２膜８１を約２５０nm成膜させてからＰＥ−ＳｉＮ膜８２をＰＥ−ＳｉＮ膜７４と同じく５０ｎｍ成長させる。続いて、ＡｒＦ露光法を用いて配線パターン８３を有するＡｒＦレジスト膜８４を約２００ｎｍの厚さで形成する。配線パターン８３は、配線幅及び／又は配線間隔が１３０ｎｍ以下の微細配線であって、より微細化を進めるために、１００ｎｍ以下であってもよい。

次に、上述の本発明に係るハロゲン化炭素化合物ガスを用いたドライエッチングによって、このＡｒＦレジストマスク８４からＰＥ−ＳｉＮ膜８２にストライエーションを発生させることなくパターンを転写し(図８(ｂ))、さらに図９(ａ)に示すように、下層のＴＥＯＳ−ＳｉＯ_２膜８１までエッチングを継続する。これによって、配線パターンがストライエーションのない滑らかな側壁を備えて層間絶縁膜８１に溝パターンとして形成される。

その後、通常のマイクロ波アッシャーによりレジストマスク８４を剥離し、さらにＩＣＰエッチング装置によりＳｉＮエッチを施すことによって、図９(ｂ)のように、配線用の溝８３ａの底部からＳｉＮ膜７４を除去する。

次に、図１０(ａ)に示すように、公知のスパッタ法を用いてＴａＮ膜を約１０ｎｍ成膜してからＴａ膜を約１５ｎｍ成膜することによって、バリアメタル膜１０１を形成し、さらにＣｕめっき法によりＣｕ膜１０２を約１μｍ成膜した後、約２００℃でのアニールを施す。最後に、ＣＭＰ法を用いて、図１０(ｂ)に示すように、バリアメタル膜１０１のＴａ膜をストップ層として、余分のＣｕ膜を研磨除去する。これによって、レジストマスク８４から転写されたパターン、すなわち配線用の溝８３ａにダマシン法により金属配線となるＣｕ１０２ｂを埋め込む。

上述の本実施形態に係るＣｕ配線１０２ｂ によれば、本発明に係るエッチング方法を適用して滑らかに形成された溝パターン８３にバリアメタル膜１０１及びＣｕ膜１０２を埋め込むから、図１６に示す従来のＣｕ配線１６４のようなストライエーション１６５がないので、層間絶縁膜８１へのＣｕの拡散は起こりえない。よって、本実施形態に係る半導体装置ａでは、従来のＣｕ配線１６４でのストライエーション１６５に起因したＣｕ拡散に伴う配線間リーク等の不良発生を、配線幅及び／又は配線間隔が１３０ｎｍ以下の微細パターンであっても完全に防止できるので、半導体装置の製造歩留まりを著しく向上させることができる。

ここで、本発明で用いるエッチングガスについて詳述する。本発明では、上述したように絶縁膜をエッチングするガスとして、安定な化合物を形成すると共にそれ自体Ｓｉに対するエッチャントとしての機能を有するＩ及びＢｒの少なくとも一方を含有するフッ化炭素化合物ガスを用いる。このフッ化炭素化合物ガスとしては、ヨウ素化フッ化炭素化合物ガス及び臭素化フッ化炭素化合物ガスのいずれか一方、又はこれらの混合ガスである。

ヨウ素化フッ化炭素化合物ガス及び／又は臭素化フッ化炭素化合物ガスを、Ｃ_ｎ(Ｈａｌ)_２ｎ＋２(式中、Ｈａｌはハロゲン原子を表し、ｎ＝１〜３)と表現する。好ましくは、ＣＦ_３Ｉ、ＣＦ_３Ｂｒ、Ｃ_２Ｆ_５Ｉ、Ｃ_２Ｆ_５Ｂｒ、Ｃ_３Ｆ_７Ｉ、Ｃ_３Ｆ_７Ｂｒ、Ｃ_３Ｆ_６Ｉ_２、Ｃ_３Ｆ_６Ｂｒ_２の中から選択された少なくとも１種、又はこれらのフッ化炭素化合物ガスとＨＩ若しくはＨＢｒとから選択された二種以上を含有する混合ガスであることが好ましい。ｎの数が３を超えると、エッチングの際にチャンバー内が汚染される等の不具合が生じ、実用的でない。

また、エッチングガスとしては、Ｃ_２Ｆ_４Ｉ_２などのヨウ素化フッ化炭素化合物ガスやＣ_２Ｆ_４Ｂｒ_２などの臭素化フッ化炭素化合物ガスも用いることもできる。この場合、原子組成比でハロゲンの総量の２６％以下になるように、ＣＦ_４ガスなどを添加して利用する。

さらに、エッチングガスは、ＨＩ及びＨＢｒの少なくとも一方と、テトラフルオロエチレンのような過フッ化炭素化合物(Ｃ_ｎ(Ｈａｌ)_２ｎ(式中、Ｈａｌはハロゲン原子を表し、ｎ＝１〜３))ガスとの混合ガスであってもよく、エッチングガスとして、ＣＦ_３Ｉと過フッ化炭素化合物との混合ガス、ＣＦ_３Ｂｒと過フッ化炭素化合物との混合ガスを用いてもよい。

上記エッチングガスは、ＣＦ_４とＣ_２Ｆ_４Ｉ_２又はＣ_２Ｆ_４Ｂｒ_２との混合ガスとしてもよいし、ＨＩ及びＨＢｒの少なくとも一方と過フッ化炭素化合物との混合ガスとしてもよいし、ＣＦ_３Ｉと過フッ化炭素化合物との混合ガスとしてもよいし、ＣＦ_３Ｂｒと過フッ化炭素化合物との混合ガスとしてもよい。

本発明のエッチングによる反応生成物のデポジションの量を調節してエッチングしたホールや溝が埋まってしまうのを防止するために、エッチングガスに、チャンバー内に導入するガスの総流量に対して３〜１５％程度の酸素を添加することが好ましい。この場合、３％未満では、上記効果を達成することができず、また、デポジションの量を調節することができなくなる。他方で、１５％を超えると、ＡｒＦレジストがダメージを受けてエッチングされてしまう。

上記エッチング装置２１を用いて、エッチングされる絶縁膜としては、ＳｉＯ_２などの酸化物膜、ＨＳＱやＭＳＱのようにスピンコートによって形成されたＳｉＯＣＨ系材料、或いはＣＶＤによって形成されるＳｉＯＣ系材料もしくはＣＶＤ法により形成されるＳｉＯＦ膜で比誘電率１．５〜３．７のＬｏｗ−ｋ材料であり、多孔質材料を含む。

ＳｉＯＣＨ系材料としては、例えば、商品名NCS／触媒化成工業社製、商品名ＬＫＤ５１０９ｒ５／ＪＳＲ社製、商品名HSG−７０００／日立化成社製、商品名HOSP／Honeywell Electric Materials社製、商品名Nanoglass／Honeywell Electric Materials社製、商品名OCD T−１２／東京応化社製、商品名OCD T−３２／東京応化社製、商品名IPS２．４／触媒化成工業社製、商品名IPS２．２／触媒化成工業社製、商品名ALCAP−S５１００／旭化成社製、商品名ＩＳＭ／ＵＬＶＡＣ社製等がある。

ＳｉＯＣ系材料としては、例えば、商品名Aurola２．７／日本ＡＳＭ社製、商品名Aurola２．４／日本ＡＳＭ社製、商品名Orion２．７／TRIKON社製、商品名Coral／Novellus社製、商品名Black Diamond／AMAT社製等がある。また、商品名SiLK／Dow Chemical社製、商品名Porous-SiLK／Dow Chemical社製、商品名FLARE／Honeywell Electric Materials社製、商品名 Porous FLARE／Honeywell Electric Materials社製、商品名 GX‐3P／Honeywell Electric Materials社製等などの有機系の低誘電率層間絶縁膜であってもよい。

ここで、本発明に到った経緯を説明すると共に、本発明の原理を考察する。例えば誘導結合方式(ＩＣＰプラズマ)のエッチング装置(図示せず)を用い、１〜３Ｐａの作動圧力下で、フロロカーボンガス(Ｃ_ｘＦ_ｙ)を含有するエッチングガスをプラズマ雰囲気中で導入してシリコン酸化膜エッチングを行うと(この場合、Ａｒプラズマ密度は〜１×１０^１１ｃｍ^−３である)、レジストマスクはプラズマに曝されてダメージを受けて、レジストマスクのエッジ部に荒れと変形(エッジ荒れ)が生じる(ストライエーションと呼ぶ)。この状態で酸化膜エッチングを継続すると、その形状がホールや溝に転写されて膜のストライエーションが発生する。

本発明で用いるＮＬＤ装置２１を用いると、通常圧力（１Ｐａ以上）より低い圧力（０．３−０．７Ｐａ）でもプラズマ放電が可能である。これを用いてＣ_３Ｆ_８ガスで低圧でエッチングするとストライエーションを抑制できる傾向にあることを見出した。一般にＣ_３Ｆ_８ガスを分解して発生する分解種にはＦ、ＣＦ、ＣＦ_２、ＣＦ_３等があるが、この中でF以外の分子ラジカルは主に重合前駆体としての働き、レジストに対するエッチャントとしての働きは低い。このことから、Ｆ原子ラジカルがレジストのＣ＝Ｏ基や他の官能基と反応し、レジストマスクを脆弱化させるものと考えた。このことから、ストライエーションを抑制するためには、このＦラジカルを排除する反応が有効であると推測した。

Ｃ_ｘＦ_ｙでなくエッチングガスとしてＣ_３Ｆ_７Ｉを用いると、同じ圧力でもレジストのエッチング速度が低下した。このときレジストのエッチング速度が減少するのは、レジストマスクのエッチャントであるＦラジカルが気相中においてＩと反応し、ＩＦ_３、ＩＦ_５、ＩＦ_７等を形成するためFラジカルが減少するからと考えた。

上記考察を実証するために、以下に具体的な実施例を記載する。

本発明では、絶縁膜をストライエーションなしでエッチングすることが基本であるので、この実施例では、絶縁膜としてシリコン基板(ウエハ)上にＴＥＯＳガスからプラズマＣＶＤ法により膜厚３００ｎｍ狙いで成長(堆積)させた酸化膜(ＴＥＯＳ−ＳｉＯ_２)を準備した。

そして、この絶縁膜を覆うように反射防止膜に続けてＡｒＦ露光用レジスト膜を塗布成膜した後、ＡｒＦ露光技術を用いて幅１００ｎｍの溝を含む配線パターンを形成した。そして、この配線パターンを有するレジスト膜で覆われた絶縁膜をプラズマ雰囲気中でドライエッチングした。

上記エッチングには、エッチング装置２１において、ＡｒとエッチングガスであるＣ_３Ｆ_７Ｉガスとを２．６７Ｐａの圧力下で真空チャンバー２３内に導入し、絶縁膜をエッチングして１００ｎｍの溝を形成し、レジストを剥離した。このときＡｒの流量を２３０ｓｃｃｍ、Ｃ_３Ｆ_７Ｉの流量を５０ｓｃｃｍ、酸素の流量を２０ｓｃｃｍに設定して行った。また、プラズマ発生用高周波アンテナコイル２６ａに接続した高周波電源２６ｂの出力を１ｋＷ、基板電極２７に接続した高周波電源２９ｂの出力を０．３ｋＷ、基板温度１０℃に設定して行った。

得られた溝の状態を基板上面から観察したＳＥＭ写真を図１１(ａ)に示す。絶縁膜１１１ａに幅１００ｎｍの溝パターン１１２ａが滑らかに形成され、溝パターン１１２ａの底部には下地材料のシリコン結晶が観察された。このように、本実施例では、溝内のストライエーションの発生が３ｎｍ未満に抑制されていることが確認された。よって、本発明によれば、配線用溝パターンのストライエーションに起因する不良が発生しないことが明瞭なので、このストライエーションに起因した不良による歩留まり低下を完全に防止できることが実証された。

従来技術と比較のために、同じ装置条件でＣ_３Ｆ_７Ｉガス代えてＣ_３Ｆ_８ガスを用いて得られた形状を図１１(ｂ)に示す。従来例では、絶縁膜１１１ｂに約１００ｎｍの幅で溝パターン１１２ｂが形成されていたが、溝内にストライエーション１１３が発生したため、設計値１００ｎｍの配線幅が、エッチング後には１００ｎｍ±１５％もの分布を持つことを確認した。従来技術では、このようにストライエーション１１３の発生した配線用の溝１１２ｂに金属配線材料が埋め込まれてしまうので、上述したＣｕ拡散等により配線工程での歩留まりが低下してしまうのである。

なお、ここではＣ_３Ｆ_７Ｉガスを使用した実施例を記載したが、Ｃ_３Ｆ_７Ｂｒガスを適用しても、同様の効果を奏してストライエーションのない溝パターンが得られた。

本実施例では、Ｃｕダマシン法に従って、半導体装置のＣｕ配線を形成する方法について説明する。一層分の形成工程の基本部分について説明するが、２層以上の配線を形成するときには、以下の手順を繰り返し又は若干修正することにより形成できる(図１２(ａ)乃至(ｃ)参照)。

(１)まず、プラズマCVD法により、４００℃でＳｉ基板１２１上にＴＥＯＳ−ＳｉＯ_２膜１２２ａを２５０ｎｍ成膜し、続けてｃａｐ−ＳｉＮ膜１２２ｂを５０ｎｍ厚さに成長させた。
(２)このＳｉＮ膜１２２ｂ上に、Ｃｕ配線を形成する予定のＴＥＯＳ−ＳｉＯ_２層間絶縁膜１２２ｃを、公知のプラズマＣＶＤ法により４００℃で２００ｎｍの厚さに形成し、さらにプラズマＣＶＤ法で４００℃でＣＭＰストッパーとしてのプラズマシリコン窒化膜(ｐ−ＳｉＮ)１２２ｄを膜厚：３０ｎｍで成長させた。

(３)このＳｉＮ膜１２２ｄ上に、ＡｒＦ露光のためのレジスト(Shipley社製の商品名：ＵＶ−６)をコートした。この場合、下の層からの光の反射を防止するために、反射防止膜(ＢＡＲＣ(東京応化工業社製))をコートした後に、ＡｒＦ露光用のレジストを３００ｎｍの厚さにコートした。

(４)このレジスト膜に、公知のＡｒＦ露光装置を用いて、１００ｎｍ幅の配線パターンを転写した。
(５)配線パターンを溝として現像した。

(６)次いで、ＳｉＮ膜１２２ｄとＳｉＯ_２層間絶縁膜１２２ｃとを、以下のプロセス条件で、２００ｎｍエッチングし、このＳｉＯ_２膜１２２ｃ内に溝を形成した。
・エッチングガス：Ｏ_２添加してＡｒガスで希釈したＣ_３Ｆ_７Ｉガス。比較のために、Ｃ_３Ｆ_７Ｉガスに代えてＣ_３Ｆ_８ガスを用いた従来例も実施した。
・Ａｒガス流量：２３０ｓｃｃｍ
・Ｃ_３Ｆ_７Ｉガス流量：５０ｓｃｃｍ(Ｃ_３Ｆ_８ガス流量も同じとした)
・Ｏ_２ガス流量：２０ｓｃｃｍ
・圧力：２．６７Ｐａ
・アンテナ高周波電力：１ｋＷ
・基板高周波電力：０．３ｋＷ
・設定基板温度：１０℃

(７)アッシングによりレジストを除去した。
(８)洗浄後に、上記形成された溝内にスパッタ法によりＴａＮ膜１２３を１０ｎｍ厚さで均一に成長させた。
(９)このＴａＮ膜上に、Cuシード層を３０nmスパッタリングしたあと、公知のＣｕメッキを行い、膜厚５００ｎｍのＣｕ膜を形成した。

(１０)ＣＭＰ法でＣｕ膜を研磨除去した。この場合、ＳｉＮ膜１２２ｄの表面で止めることによって、Ｃｕ配線１２４を得た。
(１１)洗浄した後、得られた試料の上面を観察した。
上記工程(１)〜(１１)を経て得られた試料の断面構造を図１２(ａ)に示すと共に、試料の上面図を図１２(ｂ)に、また、図１２(ａ)の線Ｘ−Ｘで切断したＣｕ配線の上面図を図１２(ｃ)に模式的に示す。

図１２(ｂ)から明らかなように、本発明に従って行ったエッチングの結果、溝にはストライエーションは観察されなかったが、図１６(ｂ)及び(ｃ)に示したように、従来のエッチングガスを用いた場合は、溝にストライエーション１６５が発生していた。このようなストライエーション１６５が発生していると、この溝をＴａＮ膜１６３で埋め込むとき、深くくびれた部分にはＴａＮ１６３が十分に成長しないで薄く成長するか、又はこの部分には成長しないことが分かった。このＴａＮ膜１６３は、Ｃｕ膜が層間絶縁膜１６２ｃ内へ侵入して拡散するのを防ぐバリア膜としての機能を有するため、その機能が不十分であると半導体特性が不良となり、製品歩留まりの低下となる。

図１６(ａ)の線Ｘ−Ｘで切断し、配線断面を上から観察し、ストライエーション１６５部分を拡大した場合を、模式的に図１６(ｃ)に示す。図１２に示す本発明の方法で形成したＣｕ配線の実験では、ストライエーションはない。一方、図１６(ｂ)に示すＣ_３Ｆ_８ガスを用いた従来方法の場合では、ストライエーション１６５が発生した配線が形成された。図１６(ｃ)中のＡ部分は一部でＣｕと層間絶縁膜１６２ｃとが接触に近い状態となっていることが分かる。

これに対して、本発明による実施例では、図１２から明らかなように、溝形成時にストライエーションが発生しないので、製造仕上がり寸法が配線全体にわたって許容値内で一定なので局所的に細い部分がなくなる。

配線幅の局所バラツキがあると従来は一番細くなるところが設計値を下回ることが起きないように線幅の設計値を太くする。本発明によれば、小さな余裕を与えて線幅を設計できるのでチップを小さく設計できる。よって従来の場合よりもコストを下げることができ、価格競争力を獲得できる。

また、ストライエーションによる鋭い凹みが発生するとバリアメタル膜(ＴｉＮ膜やＴａＮ膜等)の膜厚が薄くなる部分が出来てＣｕがそこから拡散する弊害があるが、本実施例によるパターン転写法では、全体にわって凹みが発生しないのでバリアメタルのＣｕ拡散バリアとしての機能の信頼性が高まる。従来技術による配線のようなストライエーションに起因した不良を防止できるので、半導体装置ａの製造歩留まりを向上させることが可能となる。

なお、上記のエッチングにおいて、層間絶縁膜(膜厚：２００ｎｍ)をエッチングする場合に、Ｃ_３Ｆ_７Ｉガスの代わりに、エッチングガスとしてＣ_３Ｆ_８とＩ原子を含むＩＨ等の混合ガスを用い、エッチングを行う際に反応室で反応させてＣ_３Ｆ_７Ｉガスを生成させ、このガスを真空チャンバー内へ導入する方法も考えられる。この方法は、技術的に可能であり、同様な効果を期待できるが、制御するパラメータが増えるので量産向きではない。

本実施例では、本発明に係る半導体装置ａに含まれるゲートを正確に作製するための主要な工程部分を説明する。図１３(ａ)乃至(ｃ)及び(ａ')乃至(ｃ')に主要工程で得られた半導体装置の断面図及び上面図を、それぞれ模式的に示す。ゲート作製前のトランジスタの絶縁分離工程やゲート絶縁膜の製造工程、また、ゲート材料をエッチングした後のサイドウオール形成やソースドレインの拡散工程は公知の方法に従って実施できるので、ここでは説明しない。

ゲート作製工程：
(１)シリコン(Ｓｉ)ウエハ１３１上にゲート酸化膜１３２を所定膜厚成長させた後、ドープアモルファスＳｉ(ａ−Ｓｉ)膜１３３ａを２００ｎｍ厚さで、公知のＣＶＤ法により５００℃で成膜させた。
(２)このａ−Ｓｉ膜１３３ａ上に、４００℃でタングステン(Ｗ)膜１３３ｂを２００ｎｍ厚さで、ＣＶＤ成長させた。

(３)次に、７００℃で３０分間アニール処理した。こうして、ゲート電極用の膜１３３を形成した。
(４)上記タングステン膜１３３ｂ上に、ハードマスクとしてプラズマ酸化膜(ＴＥＯＳ−ＳｉＯ_２)１３４を、４００℃で２００ｎｍ厚さに成長させた。

(５)このハードマスク１３４上に、ＡｒＦ露光のためのレジスト(Shipley社製の商品名：ＵＶ−６)１３６をコートした。この場合、下の層からの光の反射を防止するために反射防止膜(ＢＡＲＣ)１３５をコートした後、ＡｒＦ露光用のレジスト１３６を３００ｎｍ厚さにコートした。
(６)次いで、８０ｎｍ幅のゲートパターンを公知のＡｒＦ露光装置を用いてレジストに転写した。これによって、図１３(ａ)に示すように、ゲート長８０ｎｍのパターンを有するレジストマスクを形成した。

(７)プラズマ酸化物膜１３４を、以下のプロセス条件で、２００ｎｍエッチングした。
・エッチングガス：Ｏ_２添加してＡｒガスで希釈したＣ_３Ｆ_７Ｉガス。比較のために、Ｃ_３Ｆ_７Ｉガスに代えてＣ_３Ｆ_８ガスを用いた場合(従来技術、図１５参照)も実施した。
・Ａｒガス流量：２３０ｓｃｃｍ
・Ｃ_３Ｆ_７Ｉガス流量：５０ｓｃｃｍ(Ｃ_３Ｆ_８流量も同じ)
・Ｏ_２ガス流量：２０ｓｃｃｍ
・圧力：２．６７Ｐａ
・アンテナ高周波電力：１ｋＷ
・基板高周波電力：０．３ｋＷ
・ 設定基板温度：１０℃

(８)レジスト１３６及び反射防止膜１３５を剥離した(図１３(ｂ)参照)。このとき、ハードマスク１３４ｂには、３ｎｍ以上のストライエーションは認められず、なめらかな外観であった。
(９)次に、ＨＢｒガスを用いて、Ｗ膜１３３ｂを２００ｎｍ及びポリシリコン膜１３３ａを２００ｎｍエッチングすることによって、図１３(ｃ)に示すように、ゲート電極構造１３７を作成した。
(１０)最後に、ハードマスク１３４ｂを残したまま、洗浄し、再酸化した。

上記工程(１)〜(１０)を経て得られたゲート電極構造１３７では、ハードマスク１３４ｂを形成するときにストライエーションが発生せずにレジストマスク１３６のパターンが転写されているので、なめらかな側壁を有するハードマスク１３４ｂから、更にエッチングによりこのパターンが転写されてゲート電極構造１３７が形成された。よって、レジストマスク１３６から設計値通りのゲート長でゲート電極構造１３７を形成可能となるから、ストライエーションに起因したゲート長Ｌｇの分布発生を完全に抑制できる。

本実施例では公知の熱酸化膜をゲート酸化膜として用いたが、高誘電率ゲート酸化膜(例えば、ＨｆＯ_ｘ)であっても良い。また、ゲート構造としてアモルファスシリコン膜とタングステン膜との積層構造を用いたが、アモルファスシリコン膜に代えてポリシリコン膜を用いても良いし、タングステン(Ｗ)、チタン(Ｔｉ)、タンタル(Ｔａ)、コバルト(Ｃｏ)又はニッケル(Ｎｉ)を含むメタル膜(導電膜)単体の場合であっても良い。さらに、本実施例では８０ｎｍをゲート長としたが、ＡｒＦ液浸露光、電子線露光等で解像する、より微細なパターン(５０ｎｍ位以下まで可能)に対しても適用できる。

従来のＣ_３Ｆ_８ガスを用いてエッチングした時のパターンでは、図１５(ｃ)に示したように、一つのゲートでみたとき、最短と最長で評価して±１５％((最大−最小)／(最大＋最小)の％表示)のゲート長分布が発生していたが、本発明で得られたパターンでは、図１３(ｃ)に示すように、ゲート長の分布範囲は±５％以内であって、エッジ部分の荒れは、５ｎｍ未満であった。

よって、本発明によれば、ストライエーションの発生をおさえた方法でエッチングすることにより、従来よりゲート長Ｌｇ分布が少ない仕上がりの半導体装置を提供できる。本発明を用いるとＳｉ結晶の側面をチャネルとして利用するトランジスタの作製においても平滑な側面を得ることが可能である。次にその実施例を記載する。

本実施例では、本発明に係る半導体装置の製造方法として、フィン型トランジスタのチャネルの作製方法を説明する。

図１４(ａ)乃至(ｅ)及び(ａ')乃至(ｅ')は、それぞれ、本発明を適用したフィン型トランジスタのチャネルの作製方法を模式的に示す断面図及び上面図である。フィン型トランジスタでは、Ｓｉ結晶の側面をチャネルとして使用することから、従来のようにＳｉ結晶のエッチングに際してストライエーションが発生すると、表面散乱によりトランジスタ特性が劣化するという問題がある。

本実施例では、図１４(ａ)に示すように、シリコンウエハ１４１に熱酸化膜１４２を１００ｎｍ成長させてから、反射防止膜１４３に続けてＡｒＦ露光用レジスト１４４を塗布成膜した後、このレジスト膜１４４を公知のＡｒＦ露光法を用いてパターン形成することによって、チャネル形成用の微細パターンを有するレジストマスク１４４を形成した。チャネル電位をゲート電位に追従させるためには、この微細パターンは、通常１００ｎｍ以下であることが望ましい。

次に、レジストマスク１４４で覆われた熱酸化膜１４２を、実施例３と同様のプロセス条件を用いてプラズマ雰囲気中でエッチングし、ハードマスク１４２ｂを形成した(図１４(ｂ)参照)。このとき、本発明の作用によって、ハードマスク１４２ｂにはストライエーションの発生は認められなかった。さらにエッチングガス系をシリコンエッチング可能な塩素(Ｃｌ_２)とＨＢｒの混合ガスとしてエッチングを継続し、このハードマスク１４２ｂからシリコンウエハ１４１にパターンを転写した(図１４(ｃ)参照)。このハードマスク１４２ｂからパターンを転写されたシリコンウエハ１４１ｄにも、３ｎｍ以上のストライエーションは認められなかった。

次に、図１４(ｄ)に示すように、ハードマスク１４２ｃを約０．５％の希フッ酸により溶解除去することによって、フィン型チャネル１４１ｄを作製する。そして、このフィン型チャネル１４１ｄのパターンを有するシリコンウエハ１４１を熱酸化させてゲート酸化膜１４５を成長させた。これによって、フィン型チャネル１４１ｄを作製した。このフィン型チャネル１４１ｄ上にポリシリコン等からなるゲート電極を公知の方法に従って作製してフィン型トランジスタを完成する。このゲート電極の作成方法については、多数の公知例があるのでここでは述べない。

本実施例によれば、シリコン結晶１４１に形成されたシリコンの微細ライン１４１ｄをその側壁にストライエーションを発生させることなく滑らかに形成することができるため、この側壁をチャネルとして使用するフィン型トランジスタを高精度に制御可能となる。

本発明は、ＤＲＡＭ及びフラッシュメモリーから選ばれたメモリー、ロジックデバイス、システムＬＳＩ、又はこれらを一部に含む半導体装置及びその製造方法として利用可能である。

本発明のドライエッチング方法を適用してトランジスタのゲートを作製して得られた半導体装置の模式的断面図。 本発明のドライエッチング方法に用いるエッチング装置の一例を概略的に示す配置断面図。 本発明に係わる半導体装置の製造方法の一実施の形態を説明するために、そのプロセスの最初の工程を示す半導体装置の断面図。 図３のプロセスの次の工程を説明するための半導体装置の断面図。 図４のプロセスの次の工程を説明するための半導体装置の断面図。 図５のプロセスの次の工程を説明するための半導体装置の断面図。 図６のプロセスの次の工程を説明するための半導体装置の断面図。 図７のプロセスの次の工程を説明するための半導体装置の断面図。 図８のプロセスの次の工程を説明するための半導体装置の断面図。 図９のプロセスの次の配線形成工程を説明するための半導体装置の断面図。 実施例１で得られた溝の状態を基板上面から観察したＳＥＭ写真(ａ)及び比較のために行われた従来例の場合のＳＥＭ写真。 実施例２の工程(１)乃至(１１)で得られた試料の断面構造(ａ)、その模式的上面図(ｂ)及び(ａ)の線Ｘ−Ｘで切断した場合の配線断面を示す図(ｃ)。 本発明に係る半導体装置ａに含まれるゲートを作製するための主要工程部分を説明するための、半導体装置の断面図(ａ)乃至(ｃ)及び上面図(ａ')乃至(ｃ')。 本発明を適用したフィン型トランジスタのチャネルの作製方法を模式的に示す断面図(ａ)乃至(ｅ)及び上面図(ａ')乃至(ｅ')。 従来のトランジスタのゲート製造方法を示す半導体装置の断面図(ａ)乃至(ｃ)及び上面図(ａ')乃至(ｃ')の概略図。 従来技術に従ってＣｕ配線を作製した場合の断面図(ａ)、その上面図(ｂ) 及び(ａ)の線(Ｘ−Ｘ)で切断した場合の配線断面を拡大した上面図(ｃ)。

Claims (16)

1. ＡｒＦ露光技術を用いて形成されたパターンを有するレジストマスクで覆われた酸化膜をプラズマ雰囲気中でドライエッチングして当該酸化膜に上記パターンを転写する工程を備えた半導体装置の製造方法において、
   パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が５０〜１００ｎｍであるパターンを有するレジストマスクで覆われた酸化膜を、エッチングガスとしてＣ _３ Ｆ _７ Ｉガス又はＣ _３ Ｆ _７ Ｂｒガスを用い、また、Ａｒガス又はＡｒガスと酸素ガスとを導入し、エッチャントのＦ原子数密度の減少したプラズマ雰囲気中でドライエッチングして、パターン幅及びパターンとパターンとの間隔の両方又はいずれか一方が５０〜１００ｎｍであり、かつストライエーションが５ｎｍ未満に抑制されたパターンを該酸化膜に転写する工程を備えたことを特徴とする半導体装置の製造方法。
2. 上記酸化膜が電気絶縁膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 上記パターンが転写された酸化膜をマスクにして当該酸化膜の下地材料をエッチングすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 上記下地材料がゲート電極用の膜又はＳｉ基板であることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 上記ゲート電極用の膜がＷ、Ｔｉ、Ｔａ、ＣｏもしくはＮｉを含む導電膜又はポリシリコン膜又は当該導電膜とポリシリコン膜との積層膜からなることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 上記電気絶縁膜がＣ又はＮを含む材料からなり、その比誘電率が、１．５以上、３．７以下の範囲であることを特徴とする請求項２に記載の半導体装置の製造方法。
7. 上記電気絶縁膜は層間絶縁膜であって、転写された上記パターンにダマシン法により更に金属配線材料を埋め込むことを特徴とする請求項６に記載の半導体装置の製造方法。
8. ＤＲＡＭ及びフラッシュメモリーから選ばれたメモリー、ロジックデバイス、システムＬＳＩ、又はこれらを一部に含む半導体装置を製造する際に、酸化膜のエッチングに適用することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
9. 上記パターンは、コンタクトホールパターンであって、ホール径及びホールとホールとの間隔の両方又はそのいずれか一方が５０〜１００ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
10. ＡｒＦ露光技術を用いて形成されたパターンを有するレジストマスクで覆われた酸化膜をプラズマ雰囲気中でドライエッチングする方法において、
    パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が５０〜１００ｎｍであるパターンを有するレジストマスクで覆われた酸化膜を、エッチングガスとしてＣ _３ Ｆ _７ Ｉガス又はＣ _３ Ｆ _７ Ｂｒガスを用い、また、Ａｒガス又はＡｒガスと酸素ガスとを導入し、エッチャントのＦ原子数密度の減少したプラズマ雰囲気中でドライエッチングし、パターン幅及びパターンとパターンとの間隔の両方又はいずれか一方が５０〜１００ｎｍであり、かつストライエーションが５ｎｍ未満に抑制されたパターンを転写することを特徴とするドライエッチング方法。
11. 上記酸化膜が電気絶縁膜であることを特徴とする請求項１０に記載のドライエッチング方法。
12. 上記パターンが転写された酸化膜をマスクにして下地材料をエッチングして、上記パターンを下地材料に転写することを特徴とする請求項１０又は１１に記載のドライエッチング方法。
13. 上記下地材料がゲート電極用の膜又はＳｉ基板であることを特徴とする請求項１２記載のドライエッチング方法。
14. 上記ゲート電極用の膜がＷ、Ｔｉ、Ｔａ、ＣｏもしくはＮｉを含む導電膜又はポリシリコン膜又は当該導電膜とポリシリコン膜との積層膜からなることを特徴とする請求項１３記載のドライエッチング方法。
15. 上記電気絶縁膜がＣ又はＮを含む材料からなり、その比誘電率が、１．５以上、３．７以下の範囲であることを特徴とする請求項１１に記載のドライエッチング方法。
16. ＡｒＦ露光技術を用いて形成されたパターンを有するレジストマスクで覆われた電気絶縁膜である層間絶縁膜をプラズマ雰囲気中でドライエッチングして上記パターンを転写し、転写された上記パターンに金属配線材料を埋め込む配線材料の作製方法において、
    パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が５０〜１００ｎｍであるパターンを有するレジストマスクで覆われた酸化膜を、エッチングガスとしてＣ _３ Ｆ _７ Ｉガス又はＣ _３ Ｆ _７ Ｂｒガスを用い、また、Ａｒガス又はＡｒガスと酸素ガスとを導入し、エッチャントのＦ原子数密度の減少したプラズマ雰囲気中でドライエッチングして上記パターンを転写し、転写された、パターン幅及びパターンとパターンとの間隔の両方又はいずれか一方が５０〜１００ｎｍであり、かつストライエーションが５ｎｍ未満に抑制されたパターンにダマシン法により金属配線材料を埋め込むことを特徴とする配線材料の作製方法。