KR100607323B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100607323B1
KR100607323B1 KR1020040054062A KR20040054062A KR100607323B1 KR 100607323 B1 KR100607323 B1 KR 100607323B1 KR 1020040054062 A KR1020040054062 A KR 1020040054062A KR 20040054062 A KR20040054062 A KR 20040054062A KR 100607323 B1 KR100607323 B1 KR 100607323B1
Authority
KR
South Korea
Prior art keywords
metal wiring
etching
insulating film
forming
semiconductor device
Prior art date
Application number
KR1020040054062A
Other languages
English (en)
Other versions
KR20060005176A (ko
Inventor
이재중
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040054062A priority Critical patent/KR100607323B1/ko
Priority to JP2005150606A priority patent/JP4443465B2/ja
Priority to US11/138,684 priority patent/US7101786B2/en
Publication of KR20060005176A publication Critical patent/KR20060005176A/ko
Application granted granted Critical
Publication of KR100607323B1 publication Critical patent/KR100607323B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명은 금속배선을 형성하기 위한 식각공정시 폴리머(polymer)를 생성시켜 절연막의 상부 모서리 부위에 라운딩(rounding)을 형성한 후 나머지 부분(즉, 측벽 부위)은 거의 수직하게 식각하여 금속배선 패턴 마스크의 크기와 무관하게 패터닝된 절연막의 폭을 최대한 감소시킬 수 있다. 이를 통해, 인접한 금속배선 간의 간격을 최대한 넓혀 금속배선 간의 상호간섭을 방지할 수 있다.
반도체 소자, 금속배선, 비트라인, 폴리머

Description

반도체 소자의 금속배선 형성방법{A METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시된 단면도들이다.
도 7은 일반적인 반도체 소자의 금속배선 형성방법을 통해 형성된 반도체 소자의 금속배선을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11: 제1 층간 절연막
12 : 제2 층간 절연막
13 : 식각 정지층
14 : 제3 층간 절연막
15 : 포토레지스트 패턴
17 : 홈
18: 금속층
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속배선 간 간격을 넓혀 상호 간섭을 방지하고, 이를 통해 반도체 소자의 오동작을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
종래에는 다마신(damascene) 공정을 통해 층간 절연막을 식각하여 금속배선, 예컨대 비트라인(bit line)을 형성한다. 그러나, 비트라인 형성공정시 포토 마스크(photo mask) 장비의 한계로 인하여 층간 절연막의 간격을 원하는 만큼 넓게 형성하지 못하였다. 이에 따라, 인접한 비트라인 간의 간격을 충분히 확보하지 못하여 상호 간섭이 발생되어 반도체 소자의 오동작의 원인이 되기도 한다. 최근에는 이를 방지하기 위해 층간 절연막 식각 후 산화막 스페이서를 형성하여 층간 절연막의 간격을 넓히고 있으나, 증착공정 및 전면 식각공정이 추가되어 원가 증가 및 TAT(Turn Around Time) 증가를 가져온다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 기존의 금속배선 패턴 마스크를 이용하여 다마신 공정을 실시하면서 층간 절연막의 폭을 최대한 확보하여 금속배선 간 간격을 넓혀 상호 간섭을 방지하고, 이를 통해 반도체 소자의 오동작을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 절연막이 형성된 반도체 기판이 제공되는 단계와, 금속배선 패턴 마스크를 이용한 식각공정을 통해 상기 절연막의 패터닝하여 홈을 형성하되, 상기 식각공정시 발생되는 폴리머(polymer)의 양을 제어하여 패터닝되는 상기 절연막의 상부 모서리 부위에 라운딩(rounding)을 형성하는 단계와, 상기 홈이 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 설명되는 참조번호들 중 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시된 단면도들이다. 이하에서, 개시되는 '상' 또는 '상부'는 해당 층의 상 또는 상부이거나, 소정의 층이 개재된 상 또는 상부일 수 있다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 반도체 기판(10) 상에는 소정의 반도체 구조물층(미도시)이 형성된다. 여기서, 반도체 구조물층은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층, 절연층 및 배선들 중 적어도 어느 하나를 포함할 수 있다.
그런 다음, 반도체 구조물층에는 절연막(11)(이하, '제1 층간 절연막'이라 함)을 증착한다. 여기서, 제1 층간 절연막(11)은 SiO2 계열의 산화물로 이루어지거나, C, F, B, P 및 In 등의 불순물을 포함한 산화물로 이루어질 수 있다. 다시 말하면, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 SiO2막이거나, SiO2에 수소, 불소 또는 탄소 등이 결합된 산화막일 수 있다. 또한, 절연막(111)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다.
그런 다음, 제1 층간 절연막(11)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
그런 다음, 제1 층간 절연막(11) 상에 절연막(12)(이하, '제2 층간 절연막'이라 함)을 증착한다. 여기서, 제2 층간 절연막(12)은 제1 층간 절연막(11)과 동일한 물질로 형성될 수 있으며, 이 외에 SOG(Spin On Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 으로도 형성될 수 있다.
그런 다음, 제2 층간 절연막(12)은 CMP 방식의 평탄화공정을 통해 평탄화될 수 있다.
그런 다음, 제2 층간 절연막(12) 상에 식각 정지층(etch stop layer, 13)을 증착한다. 여기서, 식각 정지층(13)은 산화막과 식각 선택비가 높은 질화막 또는 산화 질화막으로 형성될 수 있다. 예컨대, TaN, TaAlN, TaSiN, TiN, TiSiN, WN, WBN 및 SiON 중 어느 하나로 형성될 수 있다. 이 들은 PVD(Physical Vapor Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착될 수 있다. 또한, 식각 정지층(13)은 200Å 내지 700Å의 두께로 증착된다.
그런 다음, 식각 정지층(13) 상에 절연막(14)(이하, '제3 층간 절연막'이라 함)을 증착한다. 여기서, 제3 층간 절연막(14)은 제1 또는 제2 층간 절연막(11, 12)과 동일한 물질로 형성될 수 있다.
그런 다음, 제3 층간 절연막(14)은 CMP 방식의 평탄화공정을 통해 평탄화될 수 있다.
도 2를 참조하면, 제3 층간 절연막(14) 상에 포토레지스트(미도시)를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(15)을 형성한다. 여기서, 포토레지스트 패턴(15)은 금속배선(예컨대, 비트라인)을 정의하기 위한 패턴 마스크로서 일반적인 패턴 마스크와 동일하다.
그런 다음, 포토레지스트 패턴(15)을 이용한 식각공정을 실시하여 제3 층간 절연막(14)을 패터닝한다. 이로써, 식각 정지층(13)의 상부면이 노출된다. 이때, 상기 식각공정은 식각각도를 서로 다르게 하기 위하여 제1 및 제2 단계로 이루어진다. 제1 단계는 다량의 카본계열의 폴리머(polymer)가 발생되도록 식각각도가 40° 내지 70°가 되도록 실시한다. 이로써, 도시된 '16'과 같이 폴리머에 의해 라운딩(rounding)이 형성된다. 제2 단계는 식각각도가 60°내지 80°가 되도록 실시한다. 그리고, 상기 식각공정시 제3 층간 절연막(14)와 식각 정지층(13) 간의 식각 선택비가 적어도 15:1이 되도록 하여 제3 층간 절연막(14) 식각에 대한 50% 과도식각시에도 식각 정지층(13)이 완전히 제거되지 않도록 실시하는 것이 바람직하다. 또한, 상기 제1 단계에서는 식각타겟(etch target)을 500Å 내지 1000Å 정도의 두께로 실시한다.
한편, 상기 식각각도는 제3 층간 절연막(14)의 상부 표면을 기준으로 하는 각도로서, 상부 표면의 식각각도는 0°가 되고, 상부 표면에 수직한 경우 그 때의 식각각도는 90°가 되게 된다.
상기에서 설명한 바와 같이, 상기 식각공정시 폴리머를 발생시켜 식각각도를 제어하는데, 상기 폴리머의 양은 식각가스로 사용되는 CxFy(여기서, x, y는 O 또는 자연수) 가스와 CH2F2 가스의 혼합비에 따라 제어되게 된다. 다시 말하면, CxFy 가스와 CH2F2 가스의 플라즈마 형성시 C-H-F 계열의 폴리머가 발생되는데, 이 폴리머의 양은 CH2F2 가스의 비가 증가할 수록 증가하게 된다. 그리고, 폴리머의 양이 많아질 수록 식각각도는 작아지게 된다.
이에 따라, 상기 제1 및 제2 단계에서는 CxFy 가스와 CH2F2 가스를 이용하여 실시되되, 제2 단계에서는 폴리머의 생성을 억제시키기 위하여 O2 가스를 추가하여 실시한다.
이처럼, 일반적으로 사용되는 포토레지스트 패턴(15)을 이용하더라도 식각공정을 통해 폴리머를 형성시킴으로써 금속배선(도 5 및 도 6의 '18'참조)이 증착되는 홈(도 3의 '17'참조)의 폭을 최대한 감소시킬 수 있다. 더욱이, 이러한 홈(17)의 폭은 식각공정시 식각가스의 혼합비를 통해 제어가 가능하다. 여기서, 홈(17)은 컨택홀(contact hole), 비아홀(via hole) 또는 트렌치(trench) 중 어느 하나일 수 있다. 예컨대, 듀얼 다마신 또는 싱글 다마신 공정으로 진행할 경우 홈(17)은 트렌치가 된다.
도 3을 참조하면, 식각공정을 실시하여 식각 정지층(13)을 제거한다. 이때, 제2 층간 절연막(12)이 부분 식각될 수 있다. 이로써, 홈(17)이 형성된다. 한편, 식각 정지층(13)을 식각하기 위한 식각공정 외에, 별도의 식각공정을 실시하여 제2 층간 절연막(12)을 식각할 수 있는데, 이 경우 식각타겟은 300Å 내지 700Å의 두께로 한다.
그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(15)을 제거한다.
도 4를 참조하면, 홈(17)이 매립되도록 전체 구조 상부에 금속층(18)을 증착한다. 여기서, 금속층(18)은 W, Al, Ti 및 Cu들 중 어느 하나의 물질로 형성할 수 있다. 이러한 금속층(18)의 증착방법으로는 PVD, CVD, ALD 방식등이 적용될 수 있다.
도 5를 참조하면, CMP 공정을 실시하여 금속층(18)을 포함하는 전체 구조 상부를 평탄화한다. 이때, CMP 공정은 도 2에서 식각공정시 형성된 라운딩 부위가 제거되도록 실시한다(도시된 'A' 두께 만큼). 이 CMP 공정을 통해 제2 층간 절연막(14)의 상부는 300Å 내지 600Å 정도의 두께만큼 제거된다. 이로써, 홈(17)이 매립된 금속배선이 형성되게 된다. 여기서, 금속배선은 반도체 메모리 소자(예컨대, DRAM, FLASH, SRAM, DDRAM 등)의 비트라인, 워드라인 또는 소스 라인으로 기능할 수 있다.
이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 통해 형성된 금속배선 간의 간격과 일반적인 반도체 소자의 금속배선 형성방법을 통해 형성된 금속배선 간의 간격을 비교예를 통해 비교하기로 한다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 통해 형성된 금속배선을 도시한 단면도이고, 도 7은 일반적인 반도체 소자의 금속배선 형성방법(즉, 금속배선이 형성되는 제3 층간 절연막 부위를 수직하게 패터닝하는 방법)을 통해 형성된 금속배선을 도시한 단면도이다. 도 7에서 도시된 참조번호 '110'은 반도체 기판이고, '111'은 제1 층간 절연막이고, '112'는 제2 층간 절연막이고, '113'은 식각 정지층이고, '114'는 제3 층간 절연막이며, '118'은 금속배선이다.
도 6 및 도 7를 참조하면, 도 6에 도시된 바와 같이 본 발명의 바람직한 실시예에 따른 금속배선 형성방법을 통해 형성된 금속배선 간의 간격(W2+W1+W1)이 도 7에 도시된 바와 같이 일반적인 방법으로 형성된 금속배선 간의 간격(W2)보다 넓은 것을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 금속배선을 형성하기 위한 식각공정시 폴리머를 생성시켜 절연막의 상부 모서리 부위에 라운딩을 형성한 후 나머지 부분(즉, 측벽 부위)은 거의 수직하게 식각하여 금속배선 패턴 마스크의 크기와 무관하게 패터닝된 절연막의 폭을 최대한 감소시킴으로써 인접한 금속배선 간의 간격을 최대한 넓힐 수 있다. 이를 통해, 인접한 금속배선 간의 상호간섭을 방지할 수 있다.
또한, 본 발명에 의하면, 별도의 금속배선 패턴 마스크의 제작할 필요 없이 기존의 패턴 마스크를 그대로 사용함으로써 원가 절감 및 제조 시간을 단축시킬 수 있다.

Claims (4)

  1. (a) 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후 상기 절연막 상부에 소정의 폭을 갖는 금속배선 패턴 마스크를 형성하는 단계;
    (b) 상기 금속배선 패턴 마스크를 이용한 식각공정으로 상기 절연막을 식각하여 홈을 형성하되, 상기 식각공정시 발생되는 폴리머의 양을 제어하여 상기 절연막 상부의 소정 부위를 제 1 식각각도로 식각한 후 상기 제 1 식각각도보다 큰 제 2 식각각도로 나머지의 상기 절연막을 식각하여 상기 금속배선 패턴 마스크의 폭보다 좁은 폭의 상기 홈을 형성하는 단계; 및
    (c) 상기 홈이 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 (b) 단계의 식각 공정은
    상기 금속배선 패턴 마스크를 이용하고, CxFy 가스와 CH2F2 가스가 혼합된 혼합가스를 이용하여 상기 절연막의 상부 모서리 부위가 라운딩하게 되어 상기 제 1 식각각도를 갖도록 하는 제 1 단계; 및
    상기 금속배선 패턴 마스크를 이용하고, CxFy 가스, CH2F2 가스 및 O2 가스를 이용하여 나머지의 상기 절연막이 상기 제 2 식각각도를 갖도록 완전히 패터닝하는 제 2 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 식각각도는 40°내지 70°인 반도체 소자의 금속배선 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 식각각도는 60°내지 80°인 반도체 소자의 금속배선 형성방법.
KR1020040054062A 2004-07-12 2004-07-12 반도체 소자의 금속배선 형성방법 KR100607323B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040054062A KR100607323B1 (ko) 2004-07-12 2004-07-12 반도체 소자의 금속배선 형성방법
JP2005150606A JP4443465B2 (ja) 2004-07-12 2005-05-24 半導体素子の金属配線形成方法
US11/138,684 US7101786B2 (en) 2004-07-12 2005-05-27 Method for forming a metal line in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040054062A KR100607323B1 (ko) 2004-07-12 2004-07-12 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20060005176A KR20060005176A (ko) 2006-01-17
KR100607323B1 true KR100607323B1 (ko) 2006-08-01

Family

ID=35541923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040054062A KR100607323B1 (ko) 2004-07-12 2004-07-12 반도체 소자의 금속배선 형성방법

Country Status (3)

Country Link
US (1) US7101786B2 (ko)
JP (1) JP4443465B2 (ko)
KR (1) KR100607323B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
DE102010002454A1 (de) * 2010-02-26 2011-09-01 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Metallisierungssystem eines Halbleiterbauelements mit verrundeten Verbindungen, die durch Hartmaskenverrundung hergestellt sind
US10090167B2 (en) * 2014-10-15 2018-10-02 Taiwan Semiconductor Manufacturing Company Semiconductor device and method of forming same
TWI680496B (zh) 2016-09-13 2019-12-21 美商應用材料股份有限公司 高壓縮/拉伸的翹曲晶圓上的厚鎢硬遮罩膜沉積
TWI713961B (zh) 2018-01-15 2020-12-21 美商應用材料股份有限公司 針對碳化鎢膜改善附著及缺陷之技術
CN110649134B (zh) * 2018-06-26 2021-04-09 北京北方华创微电子装备有限公司 图形化衬底的制作方法、图形化衬底和发光二极管
KR20240073668A (ko) 2022-11-18 2024-05-27 이재현 가변저항 센서를 이용하여 모터를 제어하는 전동 스케이트 보드

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3024317B2 (ja) * 1991-10-25 2000-03-21 日本電気株式会社 半導体装置の製造方法
US6143648A (en) * 1997-02-18 2000-11-07 Motorola, Inc. Method for forming an integrated circuit
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
KR100611390B1 (ko) 2000-06-30 2006-08-11 주식회사 하이닉스반도체 반도체소자의 전하저장전극 형성방법
US6407002B1 (en) * 2000-08-10 2002-06-18 Taiwan Semiconductor Manufacturing Company Partial resist free approach in contact etch to improve W-filling
US6511902B1 (en) * 2002-03-26 2003-01-28 Macronix International Co., Ltd. Fabrication method for forming rounded corner of contact window and via by two-step light etching technique
KR100914450B1 (ko) 2002-12-28 2009-08-28 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
KR20060005176A (ko) 2006-01-17
US7101786B2 (en) 2006-09-05
JP2006032912A (ja) 2006-02-02
US20060009024A1 (en) 2006-01-12
JP4443465B2 (ja) 2010-03-31

Similar Documents

Publication Publication Date Title
US6800550B2 (en) Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon
US7157366B2 (en) Method of forming metal interconnection layer of semiconductor device
US7045455B2 (en) Via electromigration improvement by changing the via bottom geometric profile
KR100691492B1 (ko) 플래시 메모리 소자의 금속배선 형성방법
JP2006179853A (ja) 半導体素子のキャパシタストレージノードの形成方法
JP4443465B2 (ja) 半導体素子の金属配線形成方法
TW200522203A (en) Method for fabricating semiconductor device
US20070218684A1 (en) Method for fabricating storage node contact plug of semiconductor device
US7772112B2 (en) Method of manufacturing a semiconductor device
US20050275107A1 (en) Contact etching utilizing multi-layer hard mask
CN1661799B (zh) 半导体器件
KR100441685B1 (ko) 듀얼 다마신 공정
KR20090068035A (ko) 반도체 소자의 제조방법
US8216932B2 (en) Method of manufacturing semiconductor devices having metal lines
KR101153225B1 (ko) 반도체 소자의 금속배선 형성방법
KR100744104B1 (ko) 콘택 형성 방법
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
KR100587602B1 (ko) 반도체소자의 엠아이엠 캐패시터 형성방법
KR101073123B1 (ko) 반도체소자 제조 방법
KR100713900B1 (ko) 반도체 소자의 금속배선 제조방법
KR20060076010A (ko) 반도체 소자의 제조방법
KR101138082B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR100578230B1 (ko) 듀얼다마신공정을 이용한 비트라인 형성 방법
KR100447322B1 (ko) 반도체 소자의 메탈 라인 형성 방법
KR100744001B1 (ko) 랜딩 플러그 콘택 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee