KR101073123B1 - 반도체소자 제조 방법 - Google Patents

반도체소자 제조 방법 Download PDF

Info

Publication number
KR101073123B1
KR101073123B1 KR1020030093077A KR20030093077A KR101073123B1 KR 101073123 B1 KR101073123 B1 KR 101073123B1 KR 1020030093077 A KR1020030093077 A KR 1020030093077A KR 20030093077 A KR20030093077 A KR 20030093077A KR 101073123 B1 KR101073123 B1 KR 101073123B1
Authority
KR
South Korea
Prior art keywords
pattern
forming
conductive
film
region
Prior art date
Application number
KR1020030093077A
Other languages
English (en)
Other versions
KR20050061736A (ko
Inventor
이성권
정태우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030093077A priority Critical patent/KR101073123B1/ko
Publication of KR20050061736A publication Critical patent/KR20050061736A/ko
Application granted granted Critical
Publication of KR101073123B1 publication Critical patent/KR101073123B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 고밀도 패턴영역과 저밀도 패턴영역의 단차 및 절연막의 식각속도에 기인한 전도막패턴 등 하부구조의 어택을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 하드마스크/전도막 구조를 갖는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴의 형성에 따라 고밀도 패턴 영역과 저밀도 패턴 영역을 갖는 상기 기판 전면에 층간절연막을 형성하는 단계-상기 패턴 밀도 차에 의해 상기 고밀도 패턴 영역과 상기 저밀도 패턴 영역 사이에서 상기 층간절연막의 단차가 발생함; 상기 층간절연막 상에 상기 고밀도 패턴 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 고밀도 패턴 영역의 상기 층간절연막을 식각하여 상기 도전패턴의 상부를 노출시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 고밀도 패턴 영역에서 상기 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 및 적어도 상기 콘택 플러그용 전도막을 제거하는 평탄화 공정을 실시하여 서로 분리가 이루어진 복수의 플러그를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
토폴로지, SAC, 단차, 셀영역, 주변회로영역, 평탄화, 셀 오픈 마스크.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도.
도 2는 플러그 격리를 위한 CMP 공정 이후의 셀 및 주변회로영역을 도시한 평면도.
도 3은 CMP 공정 이후 주변회로영역을 도시한 평면 SEM 사진.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41 : 게이트절연막
42 : 게이트 전도막 43 : 하드마스크
44 : 식각정지막 45 : 층간절연막
46 : 포토레지스트 패턴
47 : 셀영역의 층간절연막을 식각하는 공정
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 고밀도의 패턴 영역 예컨대, 셀(Cell)영역과 저밀도의 패턴영역 예컨대, 주변회로영역(Periphery)간의 단차를 감소시킬 수 있으며, 콘택 개구부의 오픈 면적을 극대화할 수 있는 반도체소자의 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 단위 소자의 수직 배열 구조가 사용되고 있으며, 이들 단위 소자간의 전기적 연결을 위해 플러그 형성기술이 채용되었는 바, 현재는 이러한 콘택 플러그 형성 기술이 반도체소자 공정 기술에 있어서 일반화되었다.
이러한 콘택 플러그 형성시 플러그간의 격리(Isolation)를 위한 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각 등의 평탄화 공정 또한 필요하다.
한편, 고밀도 패턴의 영역과 저밀도 패턴 영역 예컨대, 셀영역과 주변회로영역은 절연막간의 단차가 필연적으로 발생하는 바, 이러한 단차를 줄이기 위해서는 충분한 플로우(Flow) 공정이 필요하며, 플로우 공정은 고온 열공정을 동반한다.
그러나, 고온 열공정은 오히려 하부 소자 예컨대, 게이트전극과 소스/드레인 접합 등의 특성 저하 일예로, 문턱전압 감소에 따른 누설전류 증가가 발생하게 되어 적용하기 힘들며, 막평탄도와 갭-필 특성이 우수한 유동성절연막(Flowable dielectric)을 이용하고자 하는 노력이 진행 중에 있으나, 갭-필시 하부에서 미세기공(Micropore) 등이 발생하는 등 자체의 문제점이 있어 이 또한 공정에 적용하기 힘들다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도이다.
도 1a는 셀영역 및 주변회로영역에 다수의 게이트전극 패턴이 형성된 상태를 나타내는 바, 공정 과정을 간략히 살펴 본다.
셀영역과 주변회로영역으로 나뉘며 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 LOCOS(LOCal Oxidation Of Silicon) 또는 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 계열의 게이트절연막(11)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트전극(12) 물질을 증착한 다음, 질화막 계열의 하드마스크용 절연막을 증착한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 하드마스크용 절연막과 게이트전극 물질 및 게이트산화막을 선택적으로 식각함으로써 게이트절연막(11)/게이트전극(12)/하드마스크(13)의 스택(Stack) 구조를 이루는 게이트전극 패턴을 형성한다.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(14)을 얇게 증착한다. 여기서,식각정지막(14)으로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 식각 공정시 층간절연막으로 주로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
계속해서, 게이트전극 패턴 및 기판 상부를 충분히 덮으며 층간절연을 위한 목적으로 절연막(15)을 형성한다. 절연막(15)으로는 통상 BPSG(BoroPhosphoSilicate Glass)막이 사용된다. 한편, 전술한 바와 같이 셀영역과 주변회로영역간의 패턴 밀도 차에 의해 주변회로영역이 셀영역에 비해 그 수직 높이가 낮아 두 영역 간의 도시된 'X'와 같은 단차가 발생한다.
다음으로, 게이트전극 패턴 사이의 기판(10) 구체적으로, 기판(10) 내의 소스/드레인 접합(도시하지 않음)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 또는 콘택 패드 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 절연막을 선택적으로 식각하여 게이트전극 패턴 사이의 기판(10) 표면을 오픈시키는 콘택홀(도시하지 않음)을 형성한 다음, 오픈된 기판(10) 표면에 콘택되며 콘택홀을 충분히 매립하도록 불순물이 도핑된 폴리실리콘 등의 전도성 물질을 증착하여 플러그(16)를 형성하는 바, 도 1b는 이러한 공정 단면을 도시한다.
다음으로, 플러그(16)간의 격리를 위해 전면식각 또는 CMP 공정을 실시하여 플러그(16)와 절연막(15)을 평탄화시킨다.
이 때, 하드마스크(13)와 평탄화시키거나 그 보다 높은 절연막(15)의 일부와 평탄화시킬 수 있다.
한편, 전술한 절연막(15)으로는 BPSG막을 주로 이용하는 바, BPSG막은 플러그 물질인 폴리실리콘에 비해 CMP 공정 단계에서 그 제거되는 속도(Removal rate)가 빨라 이를 제어하는 것이 힘들며, 주변회로영역과 셀영역의 단차(X)에 의해 셀영역에 맞추어 플러그(16)간의 격리를 위해 하드마스크(13) 표면이 노출될 때까지 CMP 등의 평탄화 공정을 실시할 경우 도시된 'A'와 같이 주변영역의 게이트전극 패턴에 어택이 발생하는 바, 도 1c에서는 하드마스크(13)가 손실된 단면이 도시되어 있다.
하드마스크(13)의 손실은 보통 SAC 식각 공정에서 500Å ∼ 1000Å 발생하며, 플러그(16) 간의 격리를 위한 평탄화 공정에서 발생한다. 그러나, 평탄화 공정에서 주변회로영역에서는 셀영역에 비해 2배 이상의 손실이 유발된다.
도 2는 플러그 격리를 위한 CMP 공정 이후의 셀 및 주변회로영역을 도시한 평면도이다.
도 2를 참조하면, CMP 공정에전에는 주변회로영역에서 게이트전극 패턴이 존재하였으나, 셀영역과 주변회로영역의 극심한 단차로 인해 CMP 공정 이후 주변회로영역에서 게이트전극 패턴이 거의 사라진 것을 확인할 수 있다.
도 3은 CMP 공정 이후 주변회로영역을 도시한 평면 SEM 사진이다.
도 3을 참조하면, 전술한 CMP 공정에 의해 도시된 'B'와 같이 어택이 발생하였음을 알 수 있다.
아울러, 주변회로영역에서 게이트 하드마스크가 과도하게 식각되어 있으면, 주변회로영역에 SAC 식각 공정을 적용할 경우 식각 마진이 부족하여 SAC 공정 불량이 발생하기 쉽다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고밀도 패턴영역과 저밀도 패턴영역의 단차 및 절연막의 식각속도에 기인한 전도막패턴 등 하부구조의 어택을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 하드마스크/전도막 구조를 갖는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴의 형성에 따라 고밀도 패턴 영역과 저밀도 패턴 영역을 갖는 상기 기판 전면에 층간절연막을 형성하는 단계-상기 패턴 밀도 차에 의해 상기 고밀도 패턴 영역과 상기 저밀도 패턴 영역 사이에서 상기 층간절연막의 단차가 발생함; 상기 층간절연막 상에 상기 고밀도 패턴 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 고밀도 패턴 영역의 상기 층간절연막을 식각하여 상기 도전패턴의 상부를 노출시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 고밀도 패턴 영역에서 상기 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 및 적어도 상기 콘택 플러그용 전도막을 제거하는 평탄화 공정을 실시하여 서로 분리가 이루어진 복수의 플러그를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 플러그 형성을 위한 평탄화 공정에서 패턴의 밀도 차에 의해 패턴의 밀도가 낮은 영역에서 발생하는 도전패턴 예컨대, 게이트전극 패턴의 어택을 방지하기 위해 층간절연막 증착 후 패턴의 밀도가 높은 영역(예컨대, 셀영역)을 오픈시킨 후 패턴의 밀도가 높은 영역의 층간절연막을 도전패턴 상부와 평탄화시킴으로써, 후속 플러그 형성을 위한 평탄화 공정에서의 패턴 밀도차에 따른 패턴의 밀도 낮은 영역에서의 도전패턴의 어택 발생을 방지하며 이후 콘택홀을 형성하는 단계에서 식각 타겟을 줄여 SAC 식각 마진을 재선한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 콘택 플러그 형성 공정을 살펴 본다.
도 4a는 셀영역 및 주변회로영역에 다수의 전도막패턴 예컨대, 게이트전극 패턴이 형성된 상태를 나타내며, 이의 공정 과정을 간략히 살펴 본다. 한편, 본 발명의 일실시예에서는 콘택 플러그에 인접한 도전패턴으로 게이트전극 패턴을 예로 들었으나, 도전패턴이 비트라인일 경우 즉, 비트라인에 얼라인 되어 형성되는 스토리지노드 콘택 플러그 형성 공정에도 적용이 가능하다.
셀영역과 주변회로영역으로 나뉘며 반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트 절연막(41)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막 증착한 다음, 질화막 계열의 게이트 하드마스크용 절연막을 증착한다.
게이트 하드마스크는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 게이트 하드마스크용 절연막과 게이 트 전도막 및 게이트 절연막을 선택적으로 식각함으로써 하드마스크(43)/게이트 전도막(42)/게이트 절연막(41)의 스택 구조를 이루는 게이트전극 패턴을 형성한다.
게이트전극 패턴 사이의 기판(40)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이온주입을 통해 게이트전극 패턴 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴에 얼라인되도록 이온주입을 통해 기판(40)에 불순물을 주입시킨 다음, 게이트전극 패턴 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조와 불순물 확산영역 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴이 형성된 전면에 후속 SAC 식각 공정에서 기판(40)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(44)을 형성한다. 이 때, 게이트전극 패턴의 프로파일을 따라 식각정지막(44)이 형성되도록 하는 것이 바람직하며, 식각정지막(44)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.
식각정지막(44)으로 질화막 계열의 물질을 주로 사용하고 있으며, 그 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막으로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
계속해서, 게이트전극 패턴 및 기판 상부를 충분히 덮으며 층간절연을 위한 목적으로 층간절연막(45)을 형성한다. 층간절연막(45)으로는 통상의 BPSG막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등을 단독 또는 조합하여 사용한다.
한편, 전술한 바와 같이 셀영역과 주변회로영역간의 패턴 밀도 차에 의해 주변회로영역이 셀영역에 비해 그 수직 높이가 낮아 두 영역 간의 도시된 'X'와 같은 단차가 발생한다.
이어서, 절연막(45) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F2 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 오픈 마스크인 포토레지스트 패턴(46)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 포토레지스트 패턴(46)을 식각마스크로 셀영역의 층간절연막(45)을 식각하여(47) 하드마스크(43)의 일부가 식각되거나 식각정지막(44)이 노출되도록 함으로써, 셀영역에서 층간절연막(45)과 식각정지막(44)이 도면부호 'P'와 같이 실질적으로 평탄화되도록 한다.
여기서, 게이트 하드마스크(43)의 일부가 노출될 때까지 식각 공정을 실시할 수도 있으며, 등방성의 플라즈마 식각 공정을 적용한다.
등방성의 플라즈마 식각 공정(47)을 적용함으로써, 식각할 깊이를 감소하여 후속 콘택홀 형성을 위한 SAC 식각 공정에서 감소된 식각 타겟 만큼 식각 마진을 개선할 수 있다.
이 때, CF4/CHF3/Ar의 혼합 가스를 이용한 플라즈마를 사용하며, CF4는 10SCCM ∼ 100SCCM, CHF3는 10SCCM ∼ 100SCCM, Ar은 50SCCM ∼ 500 SCCM을 각각 사용한다. 또한, 챔버 내의 압력은 10mTorr ∼ 100mTorr로 유지하고, 파워는 200W ∼ 800W를 사용한다. 이어서, 포토레지스트 패턴(46)을 제거한 다음, 세정 공정을 실시한다.
이어서, 도 4c에 도시된 바와 같이, 층간절연막(45) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F2 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 셀콘택 오픈마스크인 포토레지스트 패턴(도시하지 않음)을 형성한다.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.
패턴 형성을 위한 노광시 하부 즉, 층간절연막(45)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 층간절연막(45)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(48)과 층간절연막(45) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 층간절연막(45)과 포토레지스트 사이 또는 층간절연막(45)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 도 4d에 도시된 바와 같이, 포토레지스트 패턴(48)을 식각마스크로 피식각층인 층간절연막(45)을 식각하여 이웃하는 게이트전극 패턴 사이의 식각정지막(44)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(도시하지 않음)을 형성한다.
이 때, 층간절연막(45)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 식각정지막(44)을 제거하여 기판(40, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(44)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀이 형성된 게이트전극 패턴 측면에서는 식각정지막(44)이 제거되어 스페이서 형상으로 남는다. 한편, 여기서는 도면의 간략화를 위해 스페이서의 형상을 직선 형태로 도시하였다.
이어서, 포토레지스트 패턴을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다.
세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
계속해서, 콘택홀이 형성된 기판(40) 전면에 플러그 형성용 전도막(49)을 증착하여 콘택홀을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, 플러그 간의 격리를 위해 전면식각 또는 CMP 공정을 통해 전도막(49) 및 층간절연막(45)을 일부 제거하여 게이트 하드마스크(43)와 평탄화된 플러그(49a)를 형성한다.
이 때, 도시된 바와 같이 게이트 하드마스크(43)와 평탄화시키거나 그 보다 높은 층간절연막(45)의 일부와 평탄화시킬 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 고밀도로 집적된 패턴 영역과 저밀도로 집적된 패턴 영역간의 단차를 극복하기 위해 도전패턴 예컨대, 게이트전극 패턴의 어택을 방지하기 위해 층간절연막 증착 후 패턴의 밀도가 높은 영역(예컨대, 셀영역)을 오픈시킨 후 패턴의 밀도가 높은 영역의 층간절연막을 도전패턴 상부의 하드마스크의 일부 내지 식각정지막이 노출되도록 함으로써, 후속 플러그 형성을 위한 평탄화 공정에서의 패턴 밀도차에 따른 패턴의 밀도 낮은 영역에서의 도전패턴의 어택 발생을 방지할 수 있으며, 이후 콘택홀을 형성하는 단계에서의 식각타겟을 감소시켜 SAC 식각 마진을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
전술한 바와 같이 이루어지는 본 발명은, 고밀도로 집적된 패턴 영역과 저밀도로 집적된 패턴 영역간의 단차를 극복하기 위해 도전패턴 예컨대, 게이트전극 패턴의 어택을 방지하기 위해 층간절연막 증착 후 패턴의 밀도가 높은 영역(예컨대, 셀영역)을 오픈시킨 후 패턴의 밀도가 높은 영역의 층간절연막을 상기 도전패턴 상부의 하드마스크의 일부 내지 식각정지막(44)이 노출되도록 함으로써, 후속 플러그 형성을 위한 평탄화 공정에서의 패턴 밀도차에 따른 패턴의 밀도 낮은 영역에서의 도전패턴의 어택 발생을 방지와 이후 콘택홀을 형성하는 단계에서의 식각타겟을 감소하여 SAC 식각마진을 개선을 실시예를 통해 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 게이트전극 패턴 사이에 콘택 플러그를 형성하는 공정을 그 예로 하였으나, 이외에도 비트라인 사이에 플러그 형성하거나 금속배선 사이에 전도성 플러그 또는 연결부를 형성하는 공정 등 다양한 반도체소자의 콘택 플러그 형성 공정으로의 응용이 가능하다.
상술한 바와 같은 본 발명은, 콘택 플러그 형성시 패턴 밀도에 따른 단차에 의한 저밀도 패턴 영역의 하부 어택을 방지할 수 있으며, 콘택홀 형성시 식각 타겟을 줄여 SAC 식각 마진을 높일 수 있어, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 고밀도 패턴 영역과 저밀도 패턴 영역을 갖는 기판상에 전도막과 하드마스크가 순차적으로 적층된 복수의 도전패턴을 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 고밀도 패턴 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 플라즈마를 이용한 등방성 식각을 실시하여 상기 고밀도 패턴 영역의 도전패턴 상부가 노출될때까지 상기 층간절연막을 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 고밀도 패턴 영역에서 상기 층간절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 및
    적어도 상기 콘택 플러그용 전도막을 제거하는 평탄화 공정을 실시하여 분리된 복수의 플러그를 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 고밀도 패턴 영역은 셀영역을 포함하고, 상기 저밀도 패턴 영역은 주변회로영역을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 포토레지스트 패턴은 셀 오픈 마스크를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 등방성 식각시, CF4/CHF3/Ar의 혼합 가스를 이용한 플라즈마를 사용하며, 챔버 내의 압력은 10mTorr 내지 100mTorr로 유지하고, 파워는 200W 내지 800W를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 CF4는 10SCCM 내지 100SCCM, 상기 CHF3는 10SCCM 내지 100SCCM, 상기 Ar은 50SCCM 내지 500 SCCM을 각각 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 콘택 플러그용 전도막은 폴리실리콘 또는 텅스텐을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속전극 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 콘택홀은 바형, T형 또는 홀형 중 어느 하나의 패턴 형태인 것을 특징으로 하는 반도체소자 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 층간절연막은 산화막 계열의 물질막이며,
    상기 콘택홀을 형성하는 단계에서, 자기정렬콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
KR1020030093077A 2003-12-18 2003-12-18 반도체소자 제조 방법 KR101073123B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030093077A KR101073123B1 (ko) 2003-12-18 2003-12-18 반도체소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030093077A KR101073123B1 (ko) 2003-12-18 2003-12-18 반도체소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20050061736A KR20050061736A (ko) 2005-06-23
KR101073123B1 true KR101073123B1 (ko) 2011-10-12

Family

ID=37254035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030093077A KR101073123B1 (ko) 2003-12-18 2003-12-18 반도체소자 제조 방법

Country Status (1)

Country Link
KR (1) KR101073123B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100940650B1 (ko) * 2007-12-24 2010-02-05 주식회사 동부하이텍 정전방지 소자와 반도체 소자의 컨택 및 정전방지 소자와반도체 소자의 컨택 형성 방법
KR100940649B1 (ko) * 2007-12-24 2010-02-05 주식회사 동부하이텍 정전방지 소자와 반도체 소자의 컨택 및 정전방지 소자와반도체 소자의 컨택 형성 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063925A (ko) * 1996-12-11 1998-10-07 세키자와다다시 반도체 장치 및 그 제조 방법
KR19990024830A (ko) * 1997-09-08 1999-04-06 윤종용 반도체 장치의 콘택 플러그 형성 방법
US20020045337A1 (en) * 2000-07-28 2002-04-18 Nam Gee-Won Methods of planarizing insulating layers on regions having different etching rates
US20020187641A1 (en) * 2001-06-06 2002-12-12 Wei-Wu Liao Method for avoiding microscratch in interlevel dielectric layer chemical mechanical polishing process
KR20030058636A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 형성방법
KR20030058683A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 화학적 기계적 연마용 슬러리 및 이를이용한 금속배선 콘택 플러그 형성방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063925A (ko) * 1996-12-11 1998-10-07 세키자와다다시 반도체 장치 및 그 제조 방법
KR19990024830A (ko) * 1997-09-08 1999-04-06 윤종용 반도체 장치의 콘택 플러그 형성 방법
US20020045337A1 (en) * 2000-07-28 2002-04-18 Nam Gee-Won Methods of planarizing insulating layers on regions having different etching rates
KR100363093B1 (ko) * 2000-07-28 2002-12-05 삼성전자 주식회사 반도체 소자의 층간 절연막 평탄화 방법
US20020187641A1 (en) * 2001-06-06 2002-12-12 Wei-Wu Liao Method for avoiding microscratch in interlevel dielectric layer chemical mechanical polishing process
KR20030058636A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 형성방법
KR20030058683A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 화학적 기계적 연마용 슬러리 및 이를이용한 금속배선 콘택 플러그 형성방법

Also Published As

Publication number Publication date
KR20050061736A (ko) 2005-06-23

Similar Documents

Publication Publication Date Title
US7094672B2 (en) Method for forming self-aligned contact in semiconductor device
KR100587635B1 (ko) 반도체소자의 제조 방법
US6784084B2 (en) Method for fabricating semiconductor device capable of reducing seam generations
US20060073699A1 (en) Method for fabricating semiconductor device
KR100670662B1 (ko) 반도체소자 제조 방법
KR100616499B1 (ko) 반도체소자 제조 방법
KR100685677B1 (ko) 반도체 소자 제조 방법
US20040219729A1 (en) Flash memory device
KR101073123B1 (ko) 반도체소자 제조 방법
JPH10173049A (ja) 半導体装置及びその製造方法
KR101057759B1 (ko) 반도체 장치 제조 방법
KR20050041263A (ko) 반도체 장치 제조 방법
KR101073130B1 (ko) 반도체소자의 자기정렬콘택 형성 방법
KR100643568B1 (ko) 반도체소자의 깊은 콘택홀 형성 방법
KR20030096660A (ko) 반도체소자 제조방법
KR101046717B1 (ko) 반도체 소자의 자기정렬콘택 형성 방법
KR101024252B1 (ko) 반도체소자 제조 방법
US7199013B2 (en) Semiconductor device and method for fabricating the same
KR20050049255A (ko) 반도체소자 제조 방법
KR20060010927A (ko) 반도체 소자 제조 방법
KR100816721B1 (ko) 반도체소자 제조방법
KR100701425B1 (ko) 반도체소자 제조 방법
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR20050060657A (ko) 반도체소자의 콘택 플러그 형성방법
KR100816720B1 (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee