KR100363093B1 - 반도체 소자의 층간 절연막 평탄화 방법 - Google Patents

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Abstract

반도체 소자의 층간 절연막 평탄화 방법을 제공한다. 본 발명은 복수개의 단위 셀들이 형성된 셀 블록들과 그 주위의 다른 영역을 포함하는 칩 영역이 복수개 형성된 반도체 기판의 전면에 상기 셀블록들 상의 고단차 영역과 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성한다. 이어서, 상기 층간 절연막 상에 상기 고단차 영역을 노출시키는 셀 오픈 영역을 갖는 마스크 패턴을 형성 한 후, 이를 식각 마스크로 상기 고단차 영역을 부분 식각하여 고단차 영역과 저단차 영역의 단차를 줄인다. 상기 식각 마스크로 이용된 마스크 패턴을 제거한 후, 상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화한다. 특히, 본 발명은 상기 셀 오픈 영역의 모양이나 면적을 셀 블록별로 다르게 하거나, 하나의 셀 블록 내에서도 상기 셀 블록의 엣지로부터의 이격거리를 서로 다르게 형성하여 칩 영역의 전체에 걸쳐 연마 균일도를 향상시킬 수 있다.

Description

반도체 소자의 층간 절연막 평탄화 방법{Method of planarizing interlevel insulating layer in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 층간 절연막 평탄화 방법에 관한 것이다.
일반적으로, 반도체 기판의 셀 블록에 커패시터를 형성한 후, 커패시터의 상부 전극을 상측에 형성될 배선과 절연하는 층간 절연막이 도입된다. 이러한 층간 절연막은 커패시터의 높이에 의해서 단차를 가지게 된다. 다시 말하면, 커패시터를 덮는 층간 절연막의 표면은 커패시터 이외 부분, 예컨대, 주변 회로 영역, 코어(core) 영역, TEG(Test Element Group) 영역을 덮는 층간 절연막의 표면 보다 높은 표면 높이를 가지게 된다.
이렇게 층간 절연막이 단차를 가지게 되면, 후속 공정을 위한 사진 식각 공정에서 불량이 초래되기 때문에 층간 절연막을 평탄화하는 것이 요구되고 있다. 이러한 층간 절연막의 평탄화를 위해서 BPSG(BoroPhosphoSilicate Glass)로 층간 절연막을 형성한 후, 리플로우(reflow) 공정을 도입하는 방안이 제시되었다. 그러나, 커패시터의 정전 용량 증대 요구를 충족하기 위해서 커패시터의 높이가 매우 높아짐에 따라 상기 리플로우 공정으로도 층간 절연막에 높은 단차가 발생하는 것을 방지하기가 어려워지고 있다.
또한, 층간 절연막의 평탄화를 위해서 화학 기계적 연마(Chemical Mechanical Polishing; "CMP")법에 의한 평탄화가 도입되고 있으나, 상기한 커패시터를 덮는 부분과, 주변 회로 영역 또는 코어 영역 등을 덮는 층간 절연막 부분과의 초기 단차가 크고 이러한 단차진 부분간의 경사가 커서 커패시터를 덮는 층간 절연막 부분의 경사에 인접하는 에지(edge) 부위에서 상대적으로 급격한 과연마(over polishing)가 발생할 수 있다. 이러한 과연마에 의해서 커패시터의 상부 전극이 노출되거나 상부 전극의 일부가 소실되는 불량이 발생할 수 있다.
또한, 상기한 바와 같은 CMP를 도입하기 위해서는 실제 공정 요구 이상 두께로 층간 절연막을 두껍게 증착되는 것이 요구된다. 이는 커패시터가 형성되지 않는 코어 영역 또는 주변 회로 영역 상에서의 층간 절연막의 증착량을 상대적으로 늘려 층간 절연막의 단차를 다소 줄이기 위한 것이다. 그러나, 이는 코어 영역 또는 주변 회로 영역 상에서의 층간 절연막 두께가 상대적으로 두꺼워지는 결과를 초래하여, 후속 건식 식각 공정 등에서 식각이 완전히 이루어지지 않는 식각 불량 또는 오픈 불량(not opening failure)을 발생시킬 수 있다. 따라서, 커패시터를 덮는 층간 절연막이 최소한의 단차를 가지도록 유도하는 새로운 방법이 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 커패시터의 상부 전극과 같은 도전층이 노출되거나 소실되는 불량을 방지하고, 사진식각공정의 불량을 방지할 수 있는 새로운 반도체 소자의 층간 절연막 평탄화 방법을 제공하는 데 있다.
도 1은 본 발명의 반도체 소자의 층간 절연막 평탄화 방법에 적용한 반도체 소자의 개략적인 레이아웃도이다.
도 2, 도 3a 및 도 3b, 및 도 4는 본 발명의 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위한 반도체 소자의 단면도들이다.
도 5는 본 발명에 따라 반도체 소자의 층간 절연막을 화학기계적연마할때 각 영역별로 연마 속도 차이를 설명하기 위한 평면도이다.
도 6은 도 3a 및 도 3b에 도시한 셀 오픈 영역의 형성 단계를 설명하기 위한 도면이다.
도 7은 도 6의 제1 셀 블록의 VI-VI에 따라 절단한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 층간 절연막 평탄화 방법은 복수개의 단위 셀들이 형성된 셀 블록들과 그 주위의 다른 영역을 포함하는 칩 영역이 복수개 형성된 반도체 기판의 전면에 상기 셀 블록들 상의 고단차 영역과 상기 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성한다. 상기 층간 절연막 상에 상기 고단차 영역을 노출시키는 셀 오픈 영역을 갖는 마스크 패턴을 형성한다.
계속하여, 상기 마스크 패턴을 식각 마스크로 상기 고단차 영역을 부분 식각하여 고단차 영역과 저단차 영역의 단차를 줄인다. 상기 식각 마스크로 이용된 마스크 패턴을 제거한 후, 상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화한다.
특히, 본 발명은 상기 셀 오픈 영역의 면적 또는 모양이 셀 블록별로 다르게 하거나, 하나의 셀 블록 내에서도 상기 셀 블록의 엣지로부터의 이격거리를 서로 다르게 형성한다. 그리고, 상기 셀 오픈 영역이 넓은 저단차 영역 접한 경우가 좁은 저단차 영역에 접한 경우와 비교하여 상기 셀 블록의 엣지로부터의 이격거리를 크게 한다. 이에 따라, 화학기계적연마시 칩 영역의 전체에 걸쳐 연마 균일도를 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명의 반도체 소자의 층간 절연막 평탄화 방법에 적용한 반도체 소자의 개략적인 레이아웃도이다.
구체적으로, 반도체 기판(반도체 웨이퍼) 상에 복수개의 단위셀들(도시 안함)이 형성된 복수개의 셀 블록들(A)과 그 주위의 다른 영역을 포함하는 칩 영역을포함하는 반도체 소자가 스크라이브 라인(Scribe Line : S/L) 영역으로 구획되어 있다. 상기 셀 블록들(A)은 가로 방향으로 복수개 형성되어 있고, 셀 블록들(A) 사이는 코어 영역(CR)이 형성되어 있다. 그리고, 세로 방향으로 상기 셀 블록들(A)의 윗쪽 또는 아래쪽으로 각각 TEG 영역이 형성되어 있고, 세로 방향으로 상기 셀 블록들(A) 사이에 주변 회로 영역(PR)이 형성되어 있다.
도 2, 도 3a 및 도 3b, 및 도 4는 본 발명의 반도체 소자의 층간 절연막 평탄화 방법을 설명하기 위한 반도체 소자의 단면도들이다. 각 도면들에서, A는 셀 블록을 나타내며, B는 셀 블록 이외의 영역을 나타낸다.
도 2를 참조하면, 반도체 기판(100)의 셀 블록(A)에 소오스/드레인 영역(도시 안됨), 게이트 패턴(101), 캡핑 절연막(102)을 포함하는 단위 셀들을 형성한다. 이어서, 하부 절연막(103)을 관통하여 반도체 기판(100)의 활성 영역에 연결되는 도전성 플러그(plug;105)와 전기적으로 연결되는 하부 전극(106)과, 상기 하부 전극(106)을 덮는 유전막(108), 및 유전막(108)을 덮는 상부 전극(110)을 포함하는 커패시터를 반도체 기판(100)의 셀 블록(A) 상에 형성한다. 상부 전극(110)은 도전성의 폴리실리콘(polysilicon)막, 루테늄(ruthenium), 플라티늄(platinum) 또는 텅스텐 실리사이드(tungsten silicide) 등의 도전 물질로 형성될 수 있다.
이후에, 상기 셀 블록(A)과 그 주위의 다른 영역(B)을 포함하는 반도체 기판(100)의 전면에 상기 단위셀과 커패시터로 인하여 표면 단차(S)를 갖는 층간 절연막(112)을 형성한다. 이러한 층간 절연막(112)은 유동성이 높아 커패시터의 높이에 따른 단차(S)를 완화할 수 있는 절연 물질로 형성되는 것이 바람직하다. 예를들어, BPSG막, PSG(PhosphoSilicate Glass)막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막, USG(Undoped Silicate Glass)막, FOX(flowable Oxide)막을 이용하여 상기 층간 절연막(112)을 형성한다.
특히, 상기 층간 절연막(112)은 층간 절연막(112)을 이루는 절연 물질의 유동성에 의해서 다소 완화되지만, 커패시터가 형성되는 셀 블록(A)과 커패시터가 형성되지 않는 다른 영역(B), 예컨대 주변회로영역, 스크라이브 라인 영역, 코어영역과의 사이에 표면 단차를 가지게 된다. 즉, 커패시터를 덮는 셀 블록(A)의 층간 절연막(112)은 고단차 영역이 되고, 커패시터를 덮지 않는 층간 절연막(112)은 저단차 영역이 된다. 상기 층간 절연막(112)은 후속 평탄화 공정을 고려하여 저단차 영역의 표면이 적어도 상부 전극(110)의 표면 보다 높은 두께로 형성한다.
도 3a 및 도 3b를 참조하면, 사진공정을 이용하여 커패시터를 덮는 셀 블록(A) 상의 층간 절연막(112)의 일부를 덮는 마스크 패턴(114), 예컨대 포토레지스트 패턴을 형성한다. 이어서, 상기 마스크 패턴(114)을 식각 마스크로 상기 층간 절연막(112)을 식각하여 셀 오픈 영역(도 3a의 C, 도 3b의 D)을 형성한다. 상기 셀 오픈 영역(C, D)은 건식식각이나 습식방법을 이용하고, 식각 시간을 조절하여 일정 두께만을 제거하는 부분 식각(partial etch) 방법으로 형성한다. 상기 셀 오픈 영역(C, D)을 형성하는 이유는 상기 셀 블록(A)의 층간 절연막(112)의 고단차 영역과 그 주위의 저단차 영역간의 단차를 줄여 후속의 화학기계적연마 공정을 용이하게 하기 위함이다. 상기한 셀 오픈 영역(C, D) 형성을 위한 식각은 상기한 바와 같이 식각 시간을 조절함으로써, 최소한 하부의 상부 전극(110)이 노출되지 않도록 수행한다.
특히, 본 발명은 상기 셀 오픈 영역(C, D)의 면적이나 모양을 도 1에 도시한 셀 블록별로 다르게 하거나, 하나의 셀 블록 내에서 상기 셀 블록의 엣지로부터의 이격거리를 서로 다르게 형성한다.
특히, 셀 블록(A)의 엣지가, 좁은 저단차 영역, 예컨대 코어 영역(도 1의 CR)에 접하면 도 3a의 참조부호 "E"로 표시한 바와 같이 셀 블록(A)의 엣지로부터의 이격거리를 적게 띄어서 셀 오픈 영역(C)을 형성하고, 셀 블록(A)의 엣지가, 넓은 저단차 영역, 예컨대 주변회로영역(도 1의 PR)이나 도 1의 TEG 영역에 접하면 도 3b의 참조부호 "F"와 같이 셀 블록(A)의 엣지로부터의 이격거리를 많이 띄어서 셀 오픈 영역(D)을 형성한다. 다시 말하면, 넓은 저단차 영역에 접한 상기 셀 블록(A)의 셀 오픈 영역(F)은 좁은 저단차 영역에 접한 셀 블록(A)의 셀 오픈 영역(E)에 비해 상기 셀 블록(A)의 엣지로부터 이격거리를 크게 형성한다. 이렇게 셀 블록별로 셀 오픈 영역(C, D)의 면적이나 모양을 다르게 형성하거나, 하나의 셀 블록(A) 내에서는 셀 블록(A)의 엣지로부터의 거리를 다르게 셀 오픈 영역(C, D)을 형성하는 이유는 후의 화학기계적연마시 연마 균일도를 향상시키기 위함이다.
도 4를 참조하면, 상기 셀 오픈 영역(C, D)을 형성하기 위하여 식각 마스크로 이용된 마스크 패턴(114)을 제거한다. 이어서, 상기 셀 블록의 고단차 영역과 그 주위의 저단차 영역의 층간 절연막(112)을 화학기계적연마하여 평탄화시킨다. 상기 화학기계적연마시 셀 블록(A)의 층간 절연막(112) 상의 고단차 영역은 그 주위의 저단차 영역, 예컨대 코어 영역, TEG 영역 또는 주변회로 영역 상에 형성된층간 절연막(112)에 비해 연마가 빠르게 진행된다. 그리고, 층간 절연막(112) 상의 고단차 영역중 셀 블록(A)의 엣지는 셀 블록(A)의 내부보다 급격하게 연마된다.
그런데, 상기 셀 블록(A)의 엣지는 층간 절연막(112)의 경사진 부분에 인접하게 위치하므로 종래에는 과도한 화학기계적연마에 의해서 셀 블록(A)의 엣지 부위가 노출되어 손상될 수 있다. 그러나, 본 발명에서는 상기한 바와 같이 좁은 저단차 영역과 접하고 있는 셀 블록(A)의 엣지는 연마 속도가 낮기 때문에 비교적 좁은 영역에 걸쳐 층간 절연막(112)을 남기고, 넓은 저단차 영역에 접한 셀 블록(A)의 엣지는 연마 속도가 빠르기 때문에 비교적 넓은 영역에 걸쳐 층간 절연막(112)을 남겼다. 따라서, 본 발명의 층간 절연막은 식각 균일도가 개선되어 셀 블록(A)의 엣지, 즉 상부 전극(110)의 에지 부위가 상기한 화학기계적연마에 의해서 노출되는 것을 방지할 수 있고, 반도체 웨이퍼 내 연마 균일도를 향상시킬 수 있다.
이하에서는 도 3a 및 도 3b에 도시한 바와 같이 셀 블록별로 셀 오픈 영역의 면적이나 모양을 다르게 하거나, 하나의 셀 블록에서도 상기 셀 블록의 엣지로부터의 이격거리를 서로 다르게 셀 오픈 영역을 형성하는 이유에 대하여 좀더 자세하게 설명한다.
도 5는 본 발명에 따라 반도체 소자의 층간 절연막을 화학기계적연마할때 각 영역별로 연마 속도 차이를 설명하기 위한 평면도이다.
구체적으로, 화학기계적연마시 패턴 밀도에 따라 패턴이 없는 부분과 조밀한 부분은 연마 속도가 차이가 난다. 특히, 패턴이 없는 영역이 넓을수록 그 영역과 접한 영역은 연마 속도가 빨라진다. 따라서, 도 1에 도시한 반도체 소자에서 셀 블록(A) 및 그 주위의 다른 영역이 형성된 영역(이하, "칩" 영역)의 엣지(도 5의 참조번호 120)는 연마 속도가 빠른 영역이고, 칩 영역의 코너 영역(130)은 연마 속도가 가장 빠른 영역이다. 따라서, 칩 영역의 엣지의 연마 속도를 보상하는 것이 필요하다.
도 6은 도 3a 및 도 3b에 도시한 셀 오픈 영역의 형성 단계를 설명하기 위한 도면이고, 도 7은 도 6의 제1 셀 블록의 VII-VII에 따라 절단한 단면도이다.
구체적으로, 칩 영역 전체에 걸쳐 연마 균일도를 향상시키기 위하여 셀 오픈 영역의 면적이나 모양을 셀 블록별로 다르게 형성한다. 즉, 상측 좌코너에 위치한 제1 셀 블록(Aa)의 셀 오픈 영역과 하측 좌코너에 위치한 제2 셀 블록(Ab)의 셀 오픈 영역은 형성되어 있는 모양이 다르게 되어 있다.
즉, 제1 셀 블록(Aa)은 상측 좌코너에서 넓은 저단차 영역인 스크라이브 라인 영역 및 TEG 영역에 인접하여 형성되기 때문에 셀 블록의 좌측 및 상측의 엣지로부터는 "F" 만큼, 예컨대 셀 블록 폭의 1/5∼1/2, 바람직하게는 20∼80㎛의 이격거리를 두고 있고, 셀 블록의 하측 및 우측의 엣지로부터는 "F"보다 작은 "E" 만큼, 예컨대 2∼5㎛의 이격거리를 두고 셀 오픈 영역이 형성된다. 이에 반하여, 제2 셀 블록(Ab)은 하측 좌코너에서 넓은 저단차 영역인 스크라이브 라인 영역 및 TEG 영역에 인접하여 형성되지 때문에 셀 블록의 좌측 및 하측의 엣지로부터는 "F" 만큼, 예컨대 셀 폭의 1/5∼1/2, 바람직하게는 20∼80㎛의 이격거리를 두고 있고, 셀 블록의 상측 및 우측의 엣지로부터는 "F"보다 작은 "E" 만큼, 예컨대 2∼5㎛의 이격거리를 두고 셀 오픈 영역이 형성된다.
더욱이, 도 5에 설명한 바와 같이 칩 영역의 엣지는 그 주위의 다른 영역에 비하여 연마 속도가 빠르다. 따라서, 셀 오픈 영역은 도 7에 도시한 바와 같이 하나의 셀 블록 내에서도 셀 블록의 엣지로부터 이격거리를 서로 다르게 형성한다.
예를 들면, 제1 셀 블록(Aa)에서 상측 좌코너에서 넓은 저단차 영역인 스크라이브 라인 영역 및 TEG 영역에 인접하는 부분은 셀 블록 엣지로부터는 "F" 만큼의 이격거리를 두고 있고, 좁은 저단차 영역인 코어영역에 인접한 부분은 셀 블록 엣지로부터는 "F"보다 작은 "E" 만큼의 이격거리를 두고 셀 오픈영역이 형성된다.
결과적으로, 본 발명은 좁은 저단차 영역에 접한 셀 블록의 엣지는 연마 속도가 낮아 층간 절연막(112)을 비교적 좁은 영역에 걸쳐 남기고(도 7의 E 부분), 넓은 저단차 영역에 접한 셀 블록의 엣지는 연마 속도가 빨라 층간 절연막(112)을 비교적 넓은 영역에 걸쳐 많이 남김((도 7의 F 부분)으로써 화학기계적연마시 연마 균일도를 향상시킬 수 있다.
상술한 바와 같이 본 발명의 반도체 소자의 층간 절연막 평탄화 방법은 셀 블록별로 모양이나 면적이 다른 셀 오픈 영역을 형성하거나, 셀 블록 내에서 셀 블록의 엣지로부터의 이격거리를 다르게 한다. 이에 따라, 화학기계적연마시 칩 영역의 전체에 걸쳐 연마 속도를 균일하게 하여 연마 균일도를 향상시킬 수 있다. 결과적으로, 본 발명은 커패시터의 상부 전극이 노출되거나 상부 전극의 일부가 소실되거나 후속공정에서 사진 식각 공정의 불량을 방지할 수 있다.

Claims (20)

  1. 복수개의 단위셀들이 형성된 셀 블록들과 그 주위의 다른 영역을 포함하는 칩 영역이 복수개 형성된 반도체 기판의 전면에 상기 셀블록들 상의 고단차 영역과 상기 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 고단차 영역을 노출시키는 마스크 패턴을 형성하되, 상기 셀 블록별로 셀 오픈 영역의 면적이나 모양이 다르게 상기 마스크 패턴을 형성하는 단계;
    상기 셀 블록별로 셀 오픈 영역의 면적이나 모양이 다른 마스크 패턴을 식각 마스크로 상기 고단차 영역을 부분 식각하여 상기 고단차 영역과 저단차 영역의 단차를 줄이는 단계;
    상기 식각 마스크로 이용된 마스크 패턴을 제거하는 단계; 및
    상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  2. 제1항에 있어서, 상기 셀 오픈 영역중 넓은 저단차 영역에 접한 셀 오픈 영역은 좁은 저단차 영역에 접한 셀 오픈 영역에 비해 상기 셀 블록의 엣지로부터의 이격거리를 크게 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  3. 제2항에 있어서, 상기 넓은 저단차 영역은 TEG 영역, 주변 회로 영역 또는 스크라이브 라인 영역이며, 상기 좁은 저단차 영역은 코어 영역인 것을 특징으로하는 반도체 소자의 층간 절연막 평탄화 방법.
  4. 제2항에 있어서, 상기 넓은 저단차 영역에 접한 셀 오픈 영역은 상기 셀 블록의 엣지로부터의 이격거리를 셀 블록 폭의 1/5∼1/2로 하고, 상기 좁은 저단차 영역에 접한 셀 오픈 영역은 상기 셀 블록의 엣지로부터의 이격거리를 2∼5㎛로 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  5. 제4항에 있어서, 상기 넓은 저단차 영역에 접한 셀 오픈 영역은 상기 셀 블록의 엣지로부터의 이격거리를 20∼80㎛로 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  6. 제1항에 있어서, 상기 층간 절연막은 BPSG막, PSG(PhosphoSilicate Glass)막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막, USG(Undoped Silicate Glass)막 또는 FOX(flowable Oxide)막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  7. 제1항에 있어서, 상기 층간 절연막의 부분 식각은 건식 또는 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  8. 복수개의 단위셀들이 형성된 셀 블록들과 그 주위의 다른 영역을 포함하는 칩 영역이 복수개 형성된 반도체 기판의 전면에 상기 셀블록들 상의 고단차 영역과 상기 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 고단차 영역을 노출시키도록 마스크 패턴을 형성하되, 상기 셀 블록의 엣지로부터의 이격거리가 서로 다른 셀 오픈 영역을 갖도록 상기 마스크 패턴을 형성하는 단계;
    상기 셀 블록의 엣지로부터의 이격거리가 서로 다른 셀 오픈 영역을 갖는 마스크 패턴을 식각 마스크로 상기 고단차 영역을 부분 식각하여 상기 고단차 영역과 저단차 영역의 단차를 줄이는 단계;
    상기 식각 마스크로 이용된 마스크 패턴을 제거하는 단계; 및
    상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  9. 제8항에 있어서, 상기 셀 오픈 영역중 넓은 저단차 영역에 접한 셀 오픈 영역은 좁은 저단차 영역에 접한 셀 오픈 영역에 비해 상기 셀 블록의 엣지로부터의 이격거리를 크게 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  10. 제9항에 있어서, 상기 넓은 저단차 영역은 TEG 영역, 주변 회로 영역 또는 스크라이브 라인 영역이며, 상기 좁은 저단차 영역은 코어 영역인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  11. 제9항에 있어서, 상기 넓은 저단차 영역에 접한 셀 오픈 영역은 상기 셀 블록의 엣지로부터의 이격거리를 셀 블록 폭의 1/5∼1/2로 하고, 좁은 저단차 영역에 접한 셀 오픈 영역은 상기 셀 블록의 엣지로부터의 이격거리를 2∼5㎛로 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  12. 제11항에 있어서, 상기 넓은 저단차 영역에 접한 셀 오픈 영역은 상기 셀 블록의 엣지로부터의 이격거리를 20∼80㎛로 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  13. 제8항에 있어서, 상기 층간 절연막은 BPSG막, PSG(PhosphoSilicate Glass)막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막, USG(Undoped Silicate Glass)막 또는 FOX(flowable Oxide)막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  14. 제8항에 있어서, 상기 층간 절연막의 부분 식각은 건식 또는 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  15. 커패시터가 형성된 셀 블록과 그 주위의 다른 영역을 포함하는 반도체 기판의 전면에 상기 커패시터의 높이에 의하여 상기 셀블록 상의 고단차 영역과 상기 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 고단차 영역을 노출시키도록 마스크 패턴을 형성하되, 상기 셀 블록의 엣지로부터의 이격거리가 서로 다른 셀 오픈 영역을 갖도록 상기 마스크 패턴을 형성하는 단계;
    상기 셀 블록의 엣지로부터의 이격거리가 서로 다른 셀 오픈 영역을 갖는 마스크 패턴을 식각 마스크로 상기 고단차 영역을 부분 식각하여 상기 고단차 영역과 저단차 영역의 단차를 줄이는 단계;
    상기 식각 마스크로 이용된 마스크 패턴을 제거하는 단계; 및
    상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  16. 제15항에 있어서, 넓은 저단차 영역에 접한 상기 셀 오픈 영역은 좁은 저단차 영역에 접한 셀 오픈 영역에 비해 상기 셀 블록의 엣지로부터의 이격거리를 크게 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  17. 제15항에 있어서, 상기 넓은 저단차 영역은 TEG 영역, 주변 회로 영역 또는 스크라이브 라인 영역이며, 상기 좁은 저단차 영역은 코어 영역인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  18. 제15항에 있어서, 상기 층간 절연막은 BPSG막, PSG(PhosphoSilicate Glass)막, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)막, USG(Undoped Silicate Glass)막 또는 FOX(flowable Oxide)막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  19. 제15항에 있어서, 상기 층간 절연막의 부분 식각은 건식 또는 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  20. 제15항에 있어서, 상기 층간 절연막의 화학기계적연마시 상기 커패시터의 상부 전극 위로 상기 층간 절연막이 일부 남아 있게 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
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