KR100305024B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소오스/드레인영역과 연결되는 콘택 플러그를 형성하고, 전하저장전극의 높이를 결정하는 절연막을 도포한 후에 상기 절연막에서 전하저장전극 영역으로 예정되어있는 부분을 제거하여 상기 콘택 플러그를 노출시키는 콘택홀을 형성하고, 전면에 도전층을 도포한 상태에서 절연막 패턴 상부의 도전층을 제거하여 도전층 패턴들을 독립시키고, 후속 공정을 진행하여 캐패시터를 형성하였으므로, 전하저장전극의 브릿지가 방지되며, 전하저장전극의 유효 표면적을 증가시키기 위한 HSG 공정을 진행하여도 전하저장전극의 브릿지 불량이 증가하지 않아 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 캐패시터의 전하저장전극 형성시 화학-기계적 연마(chemical mechanical polishing; 이하 CMP라 칭함)와 평탄화막을 적절히 이용하여 실린더형 캐패시터를 형성하되, 절연막으로 전하저장전극이 형성될 부분을 확보한 상태에서 전하저장전극 콘택을 재오픈시켜 전하저장전극이 상기에서 확보된 영역에만 형성되도록 하여 인접 전극간의 브릿지 불량을 방지하고, 공정여유도를 증가시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
이때 상기 캐패시터는 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있다.
따라서 캐패시터의 정전용량(C)은 C=(ε0×εr×A)/T (여기서 ε0은 진공 유전율(permitivity of vacuum), εr은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질,예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
더욱이 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여 다결정 실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.
그러나 상기와 같은 종래 기술에 따른 반도체 소자의 전하저장전극 제조방법은 캐패시터의 높이를 증가시키면 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워지고 있다.
또한 셀 효율을 증가시키기 위하여 비트라인당 셀수를 기존에 비해 2배 이상으로 설계를 가져가고 있어 셀 캐패시터의 정전용량은 더욱 증가되어야 하는데, 캐패시터의 사용 가능한 표면적은 감소되고 있어, 현재 사용되는 핀형이나 실린더형 캐패시터에서는 캐패시터의 높이를 증가시키고, 전하저장전극 사이의 간격을 감소시키며, 반구형실리콘(hemi spherical silicon grain; 이하 HSG라 칭함)을 사용하는 등의 방법으로 유효표면적을 증가시키고 있다.
상기와 같은 종래 기술에 따른 반도체 소자의 캐패시터는 전하저장전극 사이의 간격 감소로 인하여 이 부분에서의 디자인 룰이 여유가 없어져 인접한 전하저장전극 사이의 브릿지 불량 발생이 증가되고 있으며, 이러한 현상은 HSG를 사용하는 경우 더욱 증가되는 것으로 보고되고 있어 수율이 더욱 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 일차로 기판과 콘택되는 전하저장전극 콘택용 플러그를 형성하고, 두꺼운 산화막으로 전하저장전극이 형성될 부분을 오픈 시켜 플러그를 노출시킨 상태에서 전하저장전극용 도전층을 전면에 형성하여 플러그와 연결시키고, CMP 또는 에치백 공정으로 상기 정의된 영역 내에만 도전층 패턴이 형성되도록 하여 인접한 전하저장전극간의 브릿지 불량을 방지하고, HSG에 따른 불량 증가도 방지되어 정전용량 확보가 용이하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도.
도 3은 본 발명의 또 다른 실시예에 따라 형성된 반도체소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 소자분리 산화막
12 : 게이트산화막 13 : 게이트전극
14 : 마스크산화막 15 : 소오스/드레인영역
16,21 : 스페이서 17 : 콘택 플러그
18 : 제1절연막 19,30 : 식각장벽층
20 : 제1콘택홀 22 : 제2절연막
23 : 제2콘택홀 24 : 도전층
25 : 평탄화막 26 : 유전체막
27 : 플레이트전극
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체 기판 상부에 게이트산화막과 게이트전극, 마스크산화막 패턴, 소오스/드레인영역 및 스페이서를 형성하는 공정과,
상기 소오스/드레인영역 중 전하저장전극 콘택으로 예정되어있는 부분과 접촉되는 전하저장전극용 콘택플러그를 형성하는 공정과,
상기 구조의 전표면에 제1절연막과 식각장벽층을 순차적으로 형성하는 공정과,
상기 콘택 플러그 상부의 전하저장전극 콘택홀로 예정되어있는 부분의 식각장벽층과 제1절연막을 순차적으로 제거하여 제1콘택홀을 형성하는 공정과,
상기 콘택홀의 측벽에 절연 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제2절연막을 형성하는 공정과,
상기 제2절연막에서 콘택 플러그 상부의 전하저장전극 영역으로 예정되어있는 부분을 제거하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하는 공정과,
상기 구조의 전표면에 전하저장전극용 도전층을 형성하는 공정과,
상기 구조의 전표면에 평탄화막을 형성하는 공정과,
상기 제2절연막상의 평탄화막과 도전층을 순차적으로 제거하여 전하저장전극인 도전층 패턴들을 분리시키는 공정과,
상기 남아 있는 평탄화막을 제거하는 공정과,
상기 구조상에 유전체막과 플레이트전극을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 소자분리 산화막(11)을 형성하고, 게이트산화막(12)과 게이트전극(13), 마스크산화막(14) 패턴, 소오스/드레인영역(15) 및 스페이서(16)를 순서에 따라 형성하고, 상기 소오스/드레인영역(15) 중 전하저장전극 콘택으로 예정되어있는 부분과 접촉되는 전하저장전극용 콘택플러그(17)를 도핑된 다결정실리콘층, 루테늄 산화막 또는 텅스텐 등으로 형성하되, PoCl3도핑이나 이온주입으로 도핑하여 형성한 후, 상기 구조의 전표면에 제1절연막(18)을 테오스(Tetra Ortho Silicate; 이하 TEOS라 칭함) 산화막, 유,에스,지(undoped silicate glass; 이하 USG라 칭함), 피.에스.지(Phosphor Silicate Glass; 이하 PSG라 칭함), 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함) 또는 중온 산화막 등으로 형성하여 평탄화시키고, 그 상부에 식각장벽층(19)을 산화질화막이나 질화막 등의 재질로 50∼1000Å 정도의 두께로 형성한다. (도 1a 참조).
그다음 상기 콘택 플러그(17) 상부의 전하저장전극 콘택홀로 예정되어있는 부분상의 식각장벽층(19)과 제1절연막(18)을 순차적으로 제거하여 제1콘택홀(20)을 형성시키되, 남아 있는 식각장벽층(19)의 두께가 50Å 이상 되도록 하고, 상기 제1콘택홀(20)의 측벽에 질화막으로된 절연 스페이서(21)를 형성하여 다른 배선과 절연시킨 후, 상기 구조의 전표면에 TEOS 산화막, USG막, PSG막, BPSG막 및 중온 산화막등으로 제2절연막(22)을 형성한다. 이때 상기 제2절연막(22)의 높이가 후에 형성되는 전하저장전극의 높이를 결정하게 된다. (도 1b 참조).
그후, 상기 제2절연막(22)에서 콘택 플러그(17) 상부의 전하저장전극 영역으로 예정되어있는 부분을 전하저장전극 마스크를 사용하여 제거하여 상기 콘택 플러그(17)를 노출시키는 제2콘택홀(23)을 형성한다. 이때 상기 식각장벽층(19)은 상기 제2절연막(22)과는 높은 식각선택비를 가는 조건으로 식각한다. (도 1c 참조).
그다음 상기 공정후에 콘택 기저부에 남아 있을 수 있는 자연산화막이나 불순물을 습식식각 방법으로 제거하고, 상기 구조의 전표면에 전하저장전극용 도전층(24)을 불순물 도핑된 다결정실리콘층이나, W 또는 루테늄 산화막등의 도전물질로 형성하고, 상기 구조의 전표면에 산화막 재질이나 감광막 재질로된 평탄화막(25)을 형성한다. (도 1d 참조).
그후, 상기 제2절연막(22)상의 평탄화막(25)과 도전층(24)을 제거하여 전하저장전극 사이를 분리시키기 위하여, 상기 평탄화막(25)을 CMP나 에치백 방법으로 제거하여 도전층(24) 패턴들을 분리 시킨 후, (도 1e 참조), 상기 제2절연막(22) 패턴의 남아 있는 부분을 제거하고, 상기 구조의 전표면에 산화막, 질화막, 질화막/산화막, 산화막/질화막/산화막, TaO5또는 PZT등으로된 유전체막(26)을 형성하고, 그 상부에 도핑된 다결정실리콘층이나 W, Ti, TiN 또는 TiW로된 플레이트전극(27)을 형성하여 캐패시터를 형성한다. 상기에서 도전층(24) 패턴의 표면을 HSG 방법으로 표면적으로 증가시킬 수도 있으며, 제2절연막(22) 패턴 제거 공정시 상기 식각장벽층(19)과 스페이서(21)에 의해 제1절연막(18)이 보호되어 손상되지 않는다. (도 1f 참조).
상기의 방법으로 전하저장전극을 서로 확실하게 분리 할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도로서, 도 1a의 공정 후에 제1콘택홀(20)을 형성하고, 절연 스페이서(21) 대신에 전면에 별도의 식각장벽층(30)을 형성하고, (도 2a 참조), 제2절연막(22) 형성, 제2콘택홀(23) 형성의 공정을 진행하여 콘택 플러그(17)를 노출시키고, (도 2b 참조), 후속 공정을 진행하여 캐패시터를 형성한다.
도 3은 본 발명의 다른 실시예에 따라 형성된 반도체소자의 단면도로서, 도 1a의 공정 후에 상기 식각장벽층(19) 상에 산화막등으로된 제3절연막(도시되지 않음)을 형성하고, 절연 스페이서(21) 형성, 제2절연막(22) 형성, 제2콘택홀(23) 형성, 도전층(24) 및 평탄화막(25) 형성 도전층(24) 분리, 잔류 평탄화막(25) 제거 그리고 제3절연막을 제거하여 도전층(24) 패턴의 하부에 언더컷을 형성하여 노출되는 도전층(24) 패턴의 표면적으로 최대화시킨 후, 상기 노출된 도전층(24) 패턴 전면에 유전체막(26)과 플레이트전극(27)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 소오스/드레인영역과 연결되는 콘택 플러그를 형성하고, 전하저장전극의 높이를 결정하는 절연막을 도포한 후에 상기 절연막에서 전하저장전극 영역으로 예정되어있는 부분을 제거하여 상기 콘택 플러그를 노출시키는 콘택홀을 형성하고, 전면에 도전층을 도포한 상태에서 절연막 패턴 상부의 도전층을 제거하여 도전층 패턴들을 독립시키고, 후속 공정을 진행하여 캐패시터를 형성하였으므로, 전하저장전극의 브릿지가 방지되며, 전하저장전극의 유효 표면적을 증가시키기 위한 HSG 공정을 진행하여도 전하저장전극의 브릿지 불량이 증가하지 않아 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (16)

  1. 반도체 기판 상부에 게이트산화막과 게이트전극, 마스크산화막 패턴, 소오스/드레인영역 및 스페이서를 형성하는 공정과,
    상기 소오스/드레인영역 중 전하저장전극 콘택으로 예정되어있는 부분과 접촉되는 전하저장전극용 콘택플러그를 형성하는 공정과,
    상기 구조의 전표면에 제1절연막과 식각장벽층을 순차적으로 형성하는 공정과,
    상기 콘택 플러그 상부의 전하저장전극 콘택홀로 예정되어있는 부분의 식각장벽층과 제1절연막을 순차적으로 제거하여 제1콘택홀을 형성하는 공정과,
    상기 콘택홀의 측벽에 절연 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제2절연막을 형성하는 공정과,
    상기 제2절연막에서 콘택 플러그 상부의 전하저장전극 영역으로 예정되어있는 부분을 제거하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 전하저장전극용 도전층을 형성하는 공정과,
    상기 구조의 전표면에 평탄화막을 형성하는 공정과,
    상기 제2절연막상의 평탄화막과 도전층을 순차적으로 제거하여 전하저장전극인 도전층 패턴들을 분리시키는 공정과,
    상기 남아 있는 평탄화막을 제거하는 공정과,
    상기 구조상에 유전체막과 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 전하저장전극용 콘택플러그를 도핑된 다결정실리콘층, 루테늄 산화막 및 텅스텐으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1절연막을 TEOS 산화막, USG막, PSG막, BPSG막 및 중온 산화막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서, 상기 식각장벽층을 산화질화막 또는 질화막 재질로 50∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제1콘택홀 형성후 남아 있는 식각장벽층의 두께가 50Å 이상이 되도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제1콘택홀의 측벽에 형성된 절연 스페이서를 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제2절연막을 TEOS 산화막, USG막, PSG막, BPSG막 및 중온 산화막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서, 상기 제2콘택홀 형성 후에 콘택 기저부에 남아 있을 수 있는 자연산화막이나 불순물을 습식식각 방법으로 제거하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서, 상기 도전층을 불순물 도핑된 다결정실리콘층, W 및 루테늄 산화막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서, 상기 평탄화막을 산화막이나 감광막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서, 상기 평탄화막 제거 및 도전층 패턴닝을 CMP나 에치백 방법으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서, 상기 유전체막을 산화막, 질화막, 질화막/산화막, 산화막/질화막/산화막, TaO5및 PZT로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서, 상기 플레이트전극을 도핑된 다결정실리콘층, W, Ti, TiN 및 TiW로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 1 항에 있어서, 상기 도전층 패턴의 표면적을 HSG 방법으로 증가시키는 공정을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 반도체 기판 상부에 게이트산화막과 게이트전극, 마스크산화막 패턴, 소오스/드레인영역 및 스페이서를 형성하는 공정과,
    상기 소오스/드레인영역 중 전하저장전극 콘택으로 예정되어있는 부분과 접촉되는 전하저장전극용 콘택플러그를 형성하는 공정과,
    상기 구조의 전표면에 제1절연막과 제1식각장벽층을 순차적으로 형성하는 공정과,
    상기 콘택 플러그 상부의 전하저장전극 콘택홀로 예정되어있는 부분의 제1식각장벽층과 제1절연막을 순차적으로 제거하여 제1콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 제2식각장벽층과 제2절연막을 순차적으로 형성하는 공정과,
    상기 제2절연막에서 콘택 플러그 상부의 전하저장전극 영역으로 예정되어있는 부분을 제거하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하되, 제2식각장벽층이 제1콘택홀의 스페이서가 되는 공정과,
    상기 구조의 전표면에 전하저장전극용 도전층을 형성하는 공정과,
    상기 구조의 전표면에 평탄화막을 형성하는 공정과,
    상기 제2절연막상의 평탄화막과 도전층을 순차적으로 제거하여 전하저장전극인 도전층 패턴들을 분리시키는 공정과,
    사익 남아 있는 평탄화막을 제거하는 공정과,
    상기 구조상에 유전체막과 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  16. 반도체 기판 상부에 게이트산화막과 게이트전극, 마스크산화막 패턴, 소오스/드레인영역 및 스페이서를 형성하는 공정과,
    상기 소오스/드레인영역 중 전하저장전극 콘택으로 예정되어있는 부분과 접촉되는 전하저장전극용 콘택플러그를 형성하는 공정과,
    상기 구조의 전표면에 제1절연막과 식각장벽층 및 산화막을 순차적으로 형성하는 공정과,
    상기 콘택 플러그 상부의 전하저장전극 콘택홀로 예정되어있는 부분의 산화막, 식각장벽층 및 제1절연막을 순차적으로 제거하여 제1콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 제2절연막을 형성하는 공정과,
    상기 제2절연막에서 콘택 플러그 상부의 전하저장전극 영역으로 예정되어있는 부분을 제거하여 상기 콘택 플러그를 노출시키는 제2콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 전하저장전극용 도전층을 형성하는 공정과,
    상기 구조의 전표면에 평탄화막을 형성하는 공정과,
    상기 제2절연막상의 평탄화막과 도전층을 순차적으로 제거하여 전하저장전극인 도전층 패턴들을 분리시키는 공정과,
    상기 남아 있는 평탄화막을 제거하는 공정과,
    상기 산화막을 식각장벽층과의 식각선택비를 갖는 에칭 방법을 이용하여 제거하여 도전층 패턴의 하부에 언더컷을 형성하는 공정과,
    상기 구조상에 유전체막과 플레이트전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
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