KR20000042489A - 반도체소자의 저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 실린더형 저장전극을 형성한 다음, 전체표면 상부에 감광막을 형성하고, 화학적 기계적 연마(chemical mechanical polishing, CMP)공정으로 상기 감광막과 상기 실린더형 저장전극의 상부 끝부분을 평탄화시켜 저장전극의 상단에서 누설전류가 발생하는 것을 방지하고, 상기 실린더형 저장전극의 표면에 준안정다결정실리콘층(meta-stable polysilicon, MPS)을 형성하거나 저장전극의 표면적을 증가시키거나, 평탄화막의 제거비율을 조절함으로써 캐패시터의 정전용량을 용이하게 조절하여 소자의 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로서, 특히 실린더형 저장전극의 상부 끝부분을 CMP방법으로 평탄화시킴으로써 저장전극의 끝부분이 날카롭게 형성되는 것을 방지하여 상기 저장전극의 끝부분에서 누설전류가 발생하는 것을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체막으로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전체막의 유전상수(dielectric constant), A 는 저장전극의 표면적, T 는 유전체막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법이 있다.
상기와 같이 저장전극의 표면적을 증가시키기 위하여 실린더형, 핀형, 적층형 등의 저장전극 구조를 사용한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 살펴보기로 한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 소자분리 절연막(도시안됨)과 게이트 절연막(도시안됨)을 형성하고, 제1마스크 절연막(13)이 적층된 게이트 전극(12)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한 다음, 비트라인 콘택플러그(15a)와 저장전극 콘택플러그(15b)가 구비된 제1평탄화막(14)을 형성한다.
다음, 상기 비트라인 콘택플러그(15a)와 접속되는 비트라인(16)을 형성하고, 전체표면에 식각방지막(도시안됨)을 형성한 후, 제2평탄화막(18)을 형성하여 평탄화시킨다. 이때, 상기 비트라인(16)의 상부에는 제2마스크 절연막(17)이 적층되어 있다.
그 다음, 저장전극 마스크를 이용하여 상기 제2평탄화막(18)과 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성한다.
다음, 전체표면 상부에 저장전극용 도전층(19)을 형성하고, 상기 저장전극용 도전층(19) 상부에 제3평탄화막(20)을 형성하여 평탄화시킨다.
그 후, 상기 제3평탄화막(20) 및 저장전극용 도전층(19)을 전면식각공정으로 제거하여 상기 저장전극용 도전층(19)의 상부를 분리시켜 실린더형 저장전극(19a)을 형성한다.
그 다음, 상기 제3평탄화막(20)과 제2평탄화막(18)을 제거한다.
상기와 같은 종래기술에 따른 반도체소자의 저장전극 형성방법은, 저장전극용 도전층의 상부를 분리하여 실린더형 저장전극을 형성하는 식각공정시 상기 실린더형 저장전극의 상부가 식각되어 끝부분이 날카롭게 형성되어 부러지기 쉽기 때문에 인접하는 저장전극과 브리지를 발생할 수도 있고, 누설전류가 쉽게 발생한다. 또한, 상기 식각공정시 상기 실린더형 저장전극의 상부가 식각되고 그로 인하여 저장전극의 높이가 낮아져 표면적이 감소되어 정전용량이 감소하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 저장전극용 도전층의 상부를 전면식각하여 실린더형 저장전극을 형성한 다음, 전체표면 상부에 감광막을 형성한 후 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 상기 실린더형 저장전극의 상부를 평탄화시키는 것과, 상기 실린더형 저장전극의 표면에 준안정다결정실리콘층(meta-stable polysilico, MPS)을 형성하여 저장전극의 표면적을 증가시키거나, 평탄화막의 제거비율을 조절하여 캐패시터의 정전용량을 용이하게 조절함으로써 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 2a 및 도 2b 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
도 4 는 본 발명의 제3실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 21, 31, 51 : 반도체기판 12, 22, 32, 52 : 게이트 전극
13, 23, 33, 53 : 제1마스크 절연막 14, 24, 34, 54 : 제1평탄화막
15a, 25a, 35a, 55a : 비트라인 콘택플러그 16, 26, 36, 56 : 비트라인
15b, 25b, 35b, 55b : 저장전극 콘택플러그 17, 27, 37, 57 : 제2마스크 절연막
18 : 제2평탄화막 19 : 저장전극용 도전층
19a, 28, 38, 58 : 실린더형 저장전극 20, 60 : 제3평탄화막
29, 40 : 감광막 39 : 준안정다결정실리콘
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그와 저장전극 콘택플러그를 구비하는 제1평탄화막을 형성하는 공정과,
상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,
전체표면 상부에 식각방지막과 제2평탄화막을 형성하는 공정과,
저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 이용하여 상기 제2평탄화막과 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,
상기 제2평탄화막 상부에 저장전극용 도전층을 형성하는 공정과,
상기 저장전극 도전층 상부에 제3평탄화막을 형성하는 공정과,
상기 제3평탄화막과 저장전극 도전층의 상부를 전면식각공정으로 식각하여 실린더형 저장전극을 형성하는 공정과,
상기 제3평탄화막과 제2평탄화막을 제거한 다음, 전체표면 상부에 감광막을 형성하는 공정과,
상기 감광막과 상기 실린더형 저장전극의 상부를 CMP공정으로 평탄화시키는 공정과,
상기 감광막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(21) 상부에 소자분리 절연막(도시안됨)과 게이트 절연막(도시안됨)을 형성하고, 제1마스크 절연막(23)이 적층된 게이트 전극(22)과 소오스/드레인전극(도시안됨)으로 구성되는 모스 전계효과 트랜지스터를 형성한 다음, 비트라인 콘택플러그(25a)와 저장전극 콘택플러그(25b)가 구비된 제1평탄화막(24)을 형성한다.
다음, 상기 비트라인 콘택플러그(25a)와 접속되는 비트라인(26)을 형성하고, 전체표면에 식각방지막(도시안됨)을 형성한 후, 제2평탄화막(도시안됨)을 형성하여 평탄화시킨다. 이때, 상기 비트라인(26)의 상부에는 제2마스크 절연막(27)이 적층되어 있다. 상기 식각방지막은 플라즈마를 이용한 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법 또는 저압화학기상증착(low presure chemical vapor deposition, 이하 LPCVD 라 함)방법을 이용하여 질화막을 300 ∼ 800Å 두께로 형성한다.
그 다음, 저장전극 마스크를 이용하여 상기 제2평탄화막과 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성한다. 이때, 상기 식각방지막은 인산을 사용한 습식식각방법으로 제거한다.
다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 형성하고, 상기 저장전극용 도전층 상부에 제3평탄화막(도시안됨)을 형성하여 평탄화시킨다.
그 후, 상기 제3평탄화막 및 저장전극용 도전층을 전면식각공정으로 제거하여 상기 저장전극용 도전층의 상부를 분리시켜 실린더형 저장전극(28)을 형성한다. 이때, 상기 실린더형 저장전극(28) 상부 끝부분이 매우 날카롭게 형성된다.
그 다음, 상기 제3평탄화막과 제2평탄화막을 제거한다.
다음, 전체표면 상부에 감광막(29)을 0.1 ∼ 3㎛ 두께로 형성한 다음, 15 ∼ 300℃의 온도에서 하드베이크공정을 실시한다. (도 2a참조)
그 다음, 상기 감광막(29)과 실린더형 저장전극(28)의 상부 끝부분을 CMP공정으로 평탄화시킨다.
그리고, 상기 감광막(29)을 O2플라즈마 또는 신나를 사용하여 제거하여 끝부분이 평탄화된 실린더형 저장전극(28)을 형성한다. (도 2b참조)
또한, 도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법으로 상기 실린더형 저장전극(38)을 형성한 다음, 상기 실린더형 저장전극(38)의 표면에 선택적으로 준안정다결정실리콘층(39)을 형성한 다음, 전체표면 상부에 감광막(40)을 도포하고 CMP공정을 실시하여 상기 실린더형 저장전극(38)의 상부 끝부분을 평탄화시키는 것이다. 이는 상기 제1실시예보다 저장전극의 표면적을 증가시킬 수 있는 이점이 있다.
그리고, 도 4 는 본 발명의 제3실시예에 따른 반도체소자의 저장전극 형성방법으로, 제2평탄화막(59)과 제3평탄화막(60)의 제거비율을 0 ∼ 100% 범위로하여 저장전극의 표면적을 조절하여 저장전극의 정전용량을 용이하게 조절할 수 있다.
이후의 공정은 상기 제1실시예의 공정과 동일하다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 실린더형 저장전극을 형성한 다음, 전체표면 상부에 감광막을 형성하고, CMP공정으로 상기 감광막과 상기 실린더형 저장전극의 상부 끝부분을 평탄화시켜 저장전극의 상단에서 누설전류가 발생하는 것을 방지하고, 상기 실린더형 저장전극의 표면에 준안정다결정실리콘층을 형성하여 저장전극의 표면적을 증가시키거나, 평탄화막의 제거비율을 조절함으로써 캐패시터의 정전용량을 용이하게 조절하여 소자의 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (10)
- 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그와 저장전극 콘택플러그를 구비하는 제1평탄화막을 형성하는 공정과,상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,전체표면 상부에 식각방지막과 제2평탄화막을 형성하는 공정과,저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 이용하여 상기 제2평탄화막과 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정과,상기 제2평탄화막 상부에 저장전극용 도전층을 형성하는 공정과,상기 저장전극 도전층 상부에 제3평탄화막을 형성하는 공정과,상기 제3평탄화막과 저장전극 도전층의 상부를 전면식각공정으로 식각하여 실린더형 저장전극을 형성하는 공정과,상기 제3평탄화막과 제2평탄화막을 제거한 다음, 전체표면 상부에 감광막을 형성하는 공정과,상기 감광막과 상기 실린더형 저장전극의 상부를 CMP공정으로 평탄화시키는 공정과,상기 감광막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 식각방지막은 질화막을 사용하여 300 ∼ 800Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 2 항에 있어서,상기 질화막은 플라즈마를 이용한 CVD방법 또는 LPCVD방법으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 식각방지막은 인산을 이용하여 습식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 제3평탄화막과 제2평탄화막은 0 ∼ 100%의 범위에서 조절하면서 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 실린더형 저장전극의 표면에 준안정다결정실리콘층(MPS)을 50 ∼ 500Å 두께 형성한 다음, 감광막을 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 감광막은 0.1 ∼ 3㎛ 두께로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 감광막을 형성한 다음, 15 ∼ 300℃에서 하드베이크하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 CMP공정은 SiO2, CeO2또는 ZrO2를 포함하는 슬러리를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
- 제 1 항에 있어서,상기 감광막은 O2플라즈마 또는 신나를 사용하여 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
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| KR100429373B1 (ko) * | 2002-04-24 | 2004-04-29 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성방법 |
| KR100742961B1 (ko) * | 2001-12-18 | 2007-07-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 평탄화 방법 |
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1998
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