KR20010059014A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 랜딩 플러그 폴리를 사용하는 SAC 공정에서 전하저장전극과 접촉되는 두 번째 랜딩 플러그 폴리를 V자 형상으로 구곡지게 형성하여 상부의 전하저장전극과의 접착력을 향상시켜 전하저장전극의 무너짐을 방지하고 캡산화막을 사용하여 비트라인의 캐패시턴스 증가를 방지하며, 전하저장전극과 랜딩플러그 폴리와의 접촉저항도 감소시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 자기정렬 콘택(self align contact; 이하 SAC라 칭함) 공정에서 랜딩 플러그와 전하저장전극간의 접촉 면적을 증가시켜 전하저장전극의 무너짐을 방지하고 비트라인 캐패시턴스의 증가를 방지하며 콘택 저항을 감소시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

이때 상기 캐패시터는 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있다.

따라서 캐패시터의 정전용량(C)은 C=(ε₀×ε_r×A)/T (여기서 ε₀은 진공 유전율(permitivity of vacuum), ε_r은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.

그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질_,예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

더욱이 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.

그러나 상기와 같은 종래 기술에 따른 반도체 소자의 전하저장전극 제조방법은 캐패시터의 높이를 증가시키면 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워지고 있다.

또한 셀 효율을 증가시키기 위하여 비트라인당 셀수를 기존에 비해 2배 이상으로 설계를 가져가고 있어 셀 캐패시터의 정전용량은 더욱 증가되어야 하는데, 캐패시터의 사용 가능한 표면적은 감소되고 있어, 현재 사용되는 핀형이나 실린더형 캐패시터에서는 캐패시터의 높이를 증가시키고, 전하저장전극 사이의 간격을 감소시키며, 반구형실리콘(hemi spherical silicon grain; 이하 HSG라 칭함)을 사용하는 등의 방법으로 유효표면적을 증가시키고 있다.

상기와 같은 종래 기술에 따른 반도체 소자의 캐패시터는 전하저장전극 사이의 간격 감소로 인하여 이 부분에서의 디자인 룰이 여유가 없어져 인접한 전하저장전극 사이의 브릿지 불량 발생이 증가되고 있으며, 이러한 현상은 HSG를 사용하는 경우 더욱 증가되는 것으로 보고되고 있어 수율이 더욱 떨어진다.

또한 콘택을 용이하게 하기 위하여 랜딩 플러그 폴리 기술을 사용하게 되는데, 이는 워드라인 정의후 비트라인 콘택과 전하저장전극 콘택 부분에 플러그 폴리를 형성하고, 비트라인 형성후 전하저장전극을 형성하는 것으로서, SAC 공정의 일종이다.

종래에는 랜딩 플러그 폴리가 전하저장전극과 접촉되는데, 이러한 방법은 비트라인의 캐패시턴스가 증가되어 센스앰프의 센싱 마진이 작아지는 단점이 있다.

이러한 단점을 보완하기 위하여 전하저장전극과 접촉되는 두번째 랜딩 플러그 폴리를 형성하여 비트라인과의 간격을 유지시켜 비트라인의 캐패시턴스가 증가되는 것을 방지하였으나, 이 방법은 두 번째 랜딩플러그 폴리와 전하저장전극의 접착력이 약하여 전하저장전극이 자주 무너지게 되고, 접촉 저항도 증가되는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 랜딩플러그 폴리와 전하저장전극과의 접착력을 증가시키고 비트라인의 캐패시턴스 증가를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

도 1a 내지 도 1g는 본 발명에 따른 반도체소자의 제조공정도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체기판 11 : 게이트산화막

12 : 게이트전극 13 : 마스크 절연막

14 : 질화막 스페이서 15 : 층간절연막

16 : 질화막 17 : 콘택홀

20 : 다결정실리콘층 21 : 질화막

22 : 산화막 23 : 캡산화막

24 : 콘택홀 25 : 다결정실리콘층

26 : 감광막

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,

반도체기판 상에 마스크 절연막과 중첩되고 측벽에 스페이서가 형성되어있는 게이트전극들을 형성하는 공정과,

상기 구조의 전표면에 층간절연막을 형성하는 공정과,

상기 층간절연막을 콘택 마스크를 사용하여 패턴닝하여 반도체기판과 스페이서 및 마스크 절연막 패턴의 일부를 노출시키는 콘택홀을 형성하는 공정과,

상기 구조의 전표면에 다결정실리콘층을 형성하는 공정과,

상기 다결정실리콘층을 전면 식각하여 상기 콘택홀의 내부에 다결정실리콘층 패턴으로된 랜딩플러그 폴리를 형성하는 공정과,

상기 구조의 전표면에 식각장벽층을 형성하는 공정과,

상기 식각장벽층 상에 캡산화막을 형성하는 공정과,

상기 캡산화막에서 질화막까지를 전하저장전극 콘택 마스크를 사용하여 순차적으로 식각하여 상기 랜딩 플러그 폴리를 노출시키는 콘택홀을 형성하는 공정과,

상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층을 형성하는 공정과,

상기 다결정실리콘층의 캡산화막 상부에 형성된 부분을 제거하여 전하저장전극을 형성하는 공정을 구비함에 있다.

또한 상기 게이트전극을 도핑된 다결정실리콘층과 W-실리사이드층의 적층 구조로 형성하며, 상기 마스크 절연막을 질화막과 산화질화막의 적층 구조로 형성하고, 상기 층간절연막 상에 랜딩플러그 폴리 식각시의 식각장벽이 되는 질화막을 구비하며, 상기 랜딩플러그 다결정실리콘층을 500∼2000Å 두께로 형성하고, 상기 랜딩플러그 형성 후에 형성되는 식각장벽층을 폴리 식각시의 식각 장벽이 되는 질화막과 캡산화막 식각시의 식각장벽이 되는 산화막으로 구성되며, 상기 질화막을 50∼500Å 두께로 형성하고, 산화막을 500∼5000Å 두께로 형성하고, 상기 캡산화막을 8000∼15000Å 두께로 형성하며, 상기 전하저장전극이 되는 다결정실리콘층을 300∼1000Å 두께로 형성하고, 상기 다결정실리콘층의 상부 제거를 감광막 도포후 화학-기계적 연마(CMP) 공정으로 실시하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 1a 내지 도 1g는 본 발명에 따른 반도체소자의 제조공정도이다.

먼저, 실리콘 반도체기판(10)상에 게이트산화막(11)을 형성하고, 상기 게이트산화막(11)상에 도핑된 다결정실리콘층과 W-실리사이드층의 적층 구조로된 게이트전극(12)을 형성하되, 그 상부에 질화막과 산화질화막의 마스크 절연막(13) 패턴을 구비하도록 형성하고, 상기 패턴들의 측벽에 질화막 스페이서(14)를 형성한 후, 상기 구조의 전표면에 BPSG막으로된 층간절연막(15)을 형성하고 평탄화시킨다. (도 1a 참조).

그다음 상기 층간절연막(15) 상에 질화막(16)을 형성하고, SAC 콘택 마스크를 사용하여 질화막(16)과 층간절연막(15)을 식각하여 반도체기판(10)을 노출시키는 콘택홀(17)을 형성하고, (도 1b 참조), 상기 구조의 전표면에 랜딩플러그가 되는 도핑된 다결정실리콘층(20)을 약 500∼2000Å 정도 두께로 형성한다. 이때 상기 다결정실리콘층(20)상에 전하저장전극과의 접촉성을 향상시키기 위하여 Ti층을 형성할 수도 있다. (도 1c 참조).

그후, 상기 다결정실리콘층(20)을 전면 식각하여 상기 층간절연막(15) 표면이 노출되도록 하면 콘택홀(17) 내부에만 다결정실리콘층(20) 패턴이 남아 V자 형상으로 굴곡을 가지는 랜딩 플러그 폴리가 되며, 상기 구조의 전표면에 폴리 식각시의 식각 장벽이 되는 질화막(21)을 50∼500Å 정도 두께로 형성하고, 다시 캡산화막 식각시의 식각장벽이 되는 산화막(22)을 500∼5000Å 정도 두께로 도포한다. (도 1d 참조).

그다음 상기 산화막(22)상에 캡산화막(23)을 8000∼15000Å 정도 두께로 형성하고, 전하저장전극 콘택 마스크를 사용하여 상기 캡산화막(23)에서 질화막(21) 까지 순차적으로 식각하여 다결정실리콘층(20)을 노출시키는 콘택홀(24)을 형성한다. 상기 식각 공정은 일차로 상기 질화막(21)을 식각 장벽으로 하여 캡산화막(23)과 산화막(22)을 식각하고, 인산을 사용하여 질화막(21)을 제거하여 형성한다. (도 1e 참조).

그후, 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층(25)을 300∼1000Å 정도 두께로 도포하고, 전면에 감광막(26)을 도포한 후, 도시되어있지는 않으나, 주변회로 지역의 감광막(26)을 열어 주변회로지역의 질화막(21)을 제거하여 캡산화막 제거시의 주변회로지역에서의 파티클 발생을 방지한다. (도 1f 참조).

그다음 화학-기계적 연마(CMP) 공정으로 상기 다결정실리콘층(25)의 상부를 제거하여 전하저장전극으로서 연결을 끊어주고, 감광막(26)을 제거한 후, 상기 캡산화막(23)을 제거한다. (도 1g 참조).

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자 제조방법은 두 번째 랜딩 플러그 폴리를 V자 형상으로 구곡지게 형성하여 상부의 전하저장전극과의 접착력을 향상시켜 전하저장전극의 무너짐을 방지하고 캡산화막을 사용하여 비트라인의 캐패시턴스 증가를 방지하며, 전하저장전극과 랜딩플러그 폴리와의 접촉저항도 감소시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (11)

1. 반도체기판상에 마스크 절연막과 중첩되고 측벽에 스페이서가 형성되어있는 게이트전극들을 형성하는 공정과,

   상기 구조의 전표면에 층간절연막을 형성하는 공정과,

   상기 층간절연막을 콘택 마스크를 사용하여 패턴닝하여 반도체기판과 스페이서 및 마스크 절연막 패턴의 일부를 노출시키는 콘택홀을 형성하는 공정과,

   상기 구조의 전표면에 다결정실리콘층을 형성하는 공정과,

   상기 다결정실리콘층을 전면 식각하여 상기 콘택홀의 내부에 다결정실리콘층 패턴으로된 랜딩플러그 폴리를 형성하는 공정과,

   상기 구조의 전표면에 식각장벽층을 형성하는 공정과,

   상기 식각장벽층상에 캡산화막을 형성하는 공정과,

   상기 캡산화막에서 질화막까지를 전하저장전극 콘택 마스크를 사용하여 순차적으로 식각하여 상기 랜딩 플러그 폴리를 노출시키는 콘택홀을 형성하는 공정과,

   상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층을 형성하는 공정과,

   상기 다결정실리콘층의 캡산화막 상부에 형성된 부분을 제거하여 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
2. 제 1 항에 있어서, 상기 게이트전극을 도핑된 다결정실리콘층과 W-실리사이드층의 적층 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서, 상기 마스크 절연막을 질화막과 산화질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서, 상기 층간절연막 상에 랜딩플러그 폴리 식각시의 식각장벽이 되는 질화막을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서, 상기 랜딩플러그 다결정실리콘층을 500∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서, 상기 랜딩플러그 다결정실리콘층 상에 Ti층을 형성하여 전하저장전극과의 접촉성을 향상시키는 것을 특징으로하는 반도체소자의 제조방법.
7. 제 1 항에 있어서, 상기 랜딩플러그 형성 후에 형성되는 식각장벽층을 폴리 식각시의 식각 장벽이 되는 질화막과 캡산화막 식각시의 식각장벽이 되는 산화막으로 구성되는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제 7 항에 있어서, 상기 질화막을 50∼500Å 두께로 형성하고, 산화막을 500∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
9. 제 1 항에 있어서, 상기 캡산화막을 8000∼15000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
10. 제 1 항에 있어서, 상기 전하저장전극이 되는 다결정실리콘층을 300∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
11. 제 1 항에 있어서, 상기 다결정실리콘층의 상부 제거를 감광막 도포후 화학-기계적 연마(CMP) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.