KR20020002005A - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 장벽산화막 패턴의 내측벽면에 전하저장전극이 형성되는 캐패시터 구조에서 장벽산화막의 상부에 식각정지층을 형성한 후에 후속공정을 진행하여 CMP에 의해 다결정실리콘층 분리 시에 장벽산화막의 손상을 방지하여 전하저장전극이 낮아지는 것을 방지하고, 준안정-다결정실리콘층 성장시에 준안정-다결정실리콘층에 의해 전하저장전극간에 단락이 일어나는 것을 방지하였으므로, 균일한 높이와 정전용량의 캐패시터를 안정적으로 형성할 수 있고, CMP의 식각정지점 관리에 여유가 생겨 다결정실리콘층을 확실하게 분리시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 캐패시터간 거리가 가까운 고밀도 소자에서 장벽산화막을 이용하여 장벽산화막 패턴의 내측면에 전하저장전극을 형성하는 공정시 캐패시터의 단락을 방지하고, 장벽산화막의식각에 의해 높이가 손실되어 정전용량이 감소되는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
이때 상기 캐패시터는 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있다.
따라서 캐패시터의 정전용량(C)은 C=(ε0×εr×A)/T (여기서 ε0은 진공 유전율(permitivity of vacuum), εr은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질,예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
더욱이 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여 다결정 실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.
그러나 상기와 같은 종래 기술에 따른 반도체 소자의 전하저장전극 제조방법은 캐패시터의 높이를 증가시키면 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워지고 있다.
또한 셀 효율을 증가시키기 위하여 비트라인당 셀수를 기존에 비해 2배 이상으로 설계를 가져가고 있어 셀 캐패시터의 정전용량은 더욱 증가되어야 하는데, 캐패시터의 사용 가능한 표면적은 감소되고 있어, 현재 사용되는 핀형이나 실린더형 캐패시터에서는 캐패시터의 높이를 증가시키고, 전하저장전극 사이의 간격을 감소시키며, 반구형실리콘(hemi spherical silicon grain; 이하 HSG라 칭함)을 사용하는 등의 방법으로 유효표면적을 증가시키고 있다.
상기와 같은 종래 기술에 따른 반도체 소자의 캐패시터는 전하저장전극 사이의 간격 감소로 인하여 이 부분에서의 디자인 룰이 여유가 없어져 인접한 전하저장전극 사이의 브릿지 불량 발생이 증가되고 있으며, 이러한 현상은 HSG를 사용하는 경우 더욱 증가되는 것으로 보고되고 있어 수율이 더욱 떨어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.
먼저, 반도체기판(도시되지 않음)상에 소자분리 산화막과 MOSFET등을 형성하고 그 상부를 평탄화시킨 하부절연막(10)을 형성한 후, 상기 하부절연막(10)상에 비트라인(12) 마스크산화막(13), 스페이서(14), 층간절연막(15) 및 콘택플러그(16)등을 순차적으로 형성하고, 상기 층간절연막(15)상에 전하저장전극의 높이에 해당되는 두께를 가지며, 내부벽면에 전하저장전극이 형성되는 장벽산화막(17) 패턴을 형성한다. (도 1a 참조).
그다음 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층(18)을 전면에 도포한 후, (도 1b 참조) 상기 구조의 전표면에 매립층(19)을 형성하여 평탄화시킨다. (도 2c 참조).
그후, 상기 장벽산화막(17) 패턴 상부의 매립층(19)과 다결정실리콘층(18)을 화학-기계적 연마(chemical mechanical polishing; 이하 CMP라 칭함) 방법으로 순차적으로 제거하여 상기 장벽산화막(17)의 상부를 노출시켜 전하저장전극각각의 다결정실리콘층(18)을 분리시킨다. (도 1d 참조).
그다음 상기 매립층(19)을 제거하여 전하저장전극이 형성될 장벽산화막(17) 내벽의 다결정실리콘층(18)을 노출시킨 후, (도 1e 참조) 상기 노출되어있는 다결정실리콘층(18) 패턴의 표면에 준안정-다결정실리콘층(20)을 성장시켜 전하저장전극의 표면적을 증가시킨다. (도 1f 참조).
상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은 도 1c에서 도 1d로 넘어가는 CMP공정에서 별도의 식각정지층이 없이 다결정실리콘층을 식각하여 장벽산화막 상부를 노출시키게 되므로, 전하저장전극의 정전용량에 비례하는 장벽산화막의 높이가 줄어드는 것을 방지하기 위하여는 엄격한 식각관리를 실시하여야하나 CMP공정에서의 정확한 식각정지점 관리가 매우 어려워 장벽산화막 패턴의 높이가 낮아지거나 다결정실리콘층이 완전히 분리되지 않는 등의 문제점이 있다.
또한 도 1f의 준안정상태 다결정실리콘층 성장 공정에서 캐패시터들간의 간격이 좁아지게 되면 엄격한 식각정지점 관리를 실시하더라도 분리후 세정 단계에서 장벽산화막의 상부가 일정두께 제거되고, 이에 의해 성장된 준안정-다결정실리콘층이 인접한 부분끼리 서로 연결되어 단락이 발생되어 재공정이 필요하게 되는 등 수율을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 장벽산화막의 내측벽에 전하저장전극이 형성되는 반도체소자에서 장벽산화막의 상부에 식각정지층이 되는 질화막을 별도로 형성하고 후속 공정을 진행하여 CMP공정의 여유도를 증가시킬 수 있고 세척 공정에서의 장벽산화막 상부의 침식을 방지하여 다결정실리콘층의 표면에 준안정상태-다결정실리콘층을 형성하여도 캐간 단락을 방지할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 캐패시터 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 하부절연막 12 : 비트라인
13 : 마스크산화막 14 : 스페이서
15 : 층간절연막 16 : 콘택플러그
17 : 장벽산화막 18 : 다결정실리콘층
19 : 매립층 20 : 준안정-다결정실리콘층
30 : 식각정지층
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판 상에 전하저장전극 콘택플러그를 구비하는 층간절연막을 형성하는 공정과,
상기 구조의 전표면에 전하저장전극의 높이를 결정하고 내측벽면에 전하저장전극이 형성되는 장벽산화막 패턴을 형성하되, 상부에 식각정지층 패턴을 가지도록 형성하는 공정과,
상기 구조의 전표면에 다결정실리콘층을 형성하는 공정과,
상기 다결정실리콘층상에 매립층을 형성하여 평탄화시키는 공정과,
상기 식각장벽층 패턴상의 매립층과 다결정실리콘층들 순차적으로 제거하여 다결정실리콘층을 분리시키는 공정과,
상기 남아 있는 매립층을 제거하여 다결정실리콘층을 노출시키는 공정을 구비함에 있다.
또한 본 발명은 상기 식각장벽층을 질화막 또는 산화질화막으로 형성하고, 상기 다결정실리콘층 분리를 위한 식각공정을 CMP 또는 에치백 방법으로 실시하며, 상기 매립층은 상기 장벽산화막 및 식각장벽층과는 식각 선택비차가 있고 유동성이 우수한 재질인 감광막 또는 산화막으로 형성하며, 상기 노출되어있는 다결정실리콘층 패턴의 표면에 준안정-다결정실리콘층을 성장시키는 것을 다른 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 도 1a와 동일한 공정으로 반도체기판(도시되지 않음)상에 소자분리 산화막과 MOSFET등과 하부구조물을 형성하고 이를 평탄화시키는 하부절연막(10)을 형성한 후에 상기 하부절연막(10)상에 비트라인(12) 마스크산화막(13), 스페이서(14), 층간절연막(15) 및 콘택플러그(16)등을 순차적으로 형성하고, 상기 층간절연막(15)상에 전하저장전극의 높이에 해당되는 두께를 가지며, 내부벽면에 전하저장전극이 형성되는 장벽산화막(17)과 식각정지층(30)을 순차적으로 형성한다. 여기서 상기 장벽산화막(17)은 산화막 등의 절연 재질로 형성하고, 상기 식각장벽층(30)은 상기 장벽산화막(17)과는 식각선택비차가 있는 물질, 예를 들어 질화막이나 산화질화막으로 형성한다. (도 2a 참조).
그다음 감광막 패턴을 이용하여 전하저장전극이 형성될 부분의 식각장벽층(30)과 장벽산화막(17)을 순차적으로 제거하여 콘택플러그(16)를 노출시키는 장벽산화막(17) 패턴과 그 상부의 식각장벽층(30)패턴을 형성한다. (도 2b 참조).
그후 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층(18)을 형성하여 표면을 감싸게 하고, 다시 전표면에 매립층(19)을 형성하여 평탄화시킨다. 여기서 상기 매립층(19)은 상기 장벽산화막(17) 및 식각장벽층(30)과는 식각 선택비차가 있고 유동성이 우수한 재질로서 감광막이나 산화막 재질로 형성한다. (도 2c 참조).
그다음 상기 장벽산화막(17) 패턴 상부의 매립층(19)과 다결정실리콘층(18)을 CMP 방법으로 순차적으로 제거하여 상기 식각장벽층(30) 패턴의 상부를 노출시켜 다결정실리콘층(18)을 각각의 전하저장전극으로 분리시킨다. 이때 상기 식각장벽층(30)과 다결정실리콘층(18)간에 식각선택비차가 있어 CMP 식각정지점을 엄격하게 관리하지 않고 10∼50% 정도 과식각을 실시하여도 식각장벽층(30) 패턴은 손상되지 않는다. (도 2d 참조).
그다음 상기 남아 있는 매립층(19)을 제거하여 장벽산화막(17) 패턴 내벽의 다결정실리콘층(18)을 노출시킨 후, (도 2e 참조) 상기 노출되어있는 다결정실리콘층(18) 패턴의 표면에 준안정-다결정실리콘층(20)을 성장시켜 전하저장전극의 표면적을 증가시킨다. 이때 상기 식각장벽층(30)이 식각 손상을 받지 않아 준안정-다결정실리콘층(19)이 서로 연결될 수 없다. (도 2f 참조).
여기서 상기 다결정실리콘층을 금속층으로 형성할 수도 있으며, CMP공정을 에치백 공정을 실시할 수도 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은 장벽산화막 패턴의 내측벽면에 전하저장전극이 형성되는 캐패시터 구조에서 장벽산화막의 상부에 식각정지층을 형성한 후에 후속공정을 진행하여 CMP에 의해 다결정실리콘층 분리 시에 장벽산화막의 손상을 방지하여 전하저장전극이 낮아지는 것을 방지하고, 준안정-다결정실리콘층 성장시에 준안정-다결정실리콘층에 의해 전하저장전극간에 단락이 일어나는 것을 방지하였으므로, 균일한 높이와 정전용량의 캐패시터를 안정적으로 형성할 수 있고, CMP의 식각정지점 관리에 여유가 생겨 다결정실리콘층을 확실하게 분리시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 반도체기판상에 전하저장전극 콘택플러그를 구비하는 층간절연막을 형성하는 공정과,상기 구조의 전표면에 전하저장전극의 높이를 결정하고 내측벽면에 전하저장전극이 형성되는 장벽산화막 패턴을 형성하되, 상부에 식각정지층 패턴을 가지도록 형성하는 공정과,상기 구조의 전표면에 다결정실리콘층을 형성하는 공정과,상기 다결정실리콘층상에 매립층을 형성하여 평탄화시키는 공정과,상기 식각장벽층 패턴상의 매립층과 다결정실리콘층들 순차적으로 제거하여 다결정실리콘층을 분리시키는 공정과,상기 남아 있는 매립층을 제거하여 다결정실리콘층을 노출시키는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 식각장벽층을 질화막 또는 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층 분리를 위한 식각공정을 CMP 또는 에치백 방법으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 매립층은 상기 장벽산화막 및 식각장벽층과는 식각 선택비차가 있고 유동성이 우수한 재질인 감광막이나 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 노출되어있는 다결정실리콘층 패턴의 표면에 준안정-다결정실리콘층을 성장시키는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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| KR100881829B1 (ko) * | 2002-12-30 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
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