KR100881829B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 전하저장전극 영역을 정의하기 위한 산화막의 상부에 지지막을 형성하고, 전하저장전극 형성 후에 패턴 쓰러짐이 잘 발생되는 지역을 보호하는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 노출된 지지막을 제거하고, 다시 산화막을 제거하면 감광막 패턴이 덮여있는 부분의 산화막도 함께 제거되나 이 부분은 지지막이 있어 패턴쓰러짐이 방지되고, 상기 지지막은 건식식각방법으로 제거하였으므로, 패턴 쓰러짐을 방지하여 정전용량 확보가 용이해져 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조공정도.

도 3은 도 2c 상태의 평면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12, 32 : 층간절연막

14, 34 : 콘택플러그 16, 36 : 질화막

18, 38 : 산화막 20, 40 : 하드 마스크층

22, 48 : 감광막 패턴 24, 42 : 콘택홀

26, 46 : 전하저장전극 39 : 지지막

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 전하저장전극 형성에 사용되는 절연막 상에 지지막을 형성하여 후속 습식공정에서의 패턴 쓰러짐을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

도 1a 내지 도 1d은 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18) 및 하드 마스크층(20)을 순차적으로 형성한다.

그다음 상기 하드마스크층(20)상에 전하저장전극 식각 마스크인 감광막 패턴(22)을 형성한다. (도 1a 참조).

그후, 상기 감광막 패턴(22)을 마스크로 하드마스크층(20)과 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(24)을 형성하고, 상기 감광막 패턴(22)을 제거한다. 이때 상기 하드마스크층(20)도 함께 제거된다.

그다음 상기 구조의 전표면에 전하저장전극이 되는 도전층을 도포하고, 상기 산화막(18) 상부의 도전층을 제거하여 분리시켜 전하저장전극(26)을 형성한다. (도 1b 참조).

그후, 상기 전하저장전극(26) 의 양면을 모두 사용하기 위하여는 상기 산화막(18)의 나머지 부분도 모두 제거하여야 하므로 산화막(18)을 습식식각방법으로 제거한다. (도 1d 참조).

상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 정전용량 확보를 위하여 상기 산화막의 두께가 증가되어 한번의 식각 공정을 패턴닝하기가 갈수록 어려워지고 있으며, 전하저장전극의 양면을 모두 이용하기 위하여 산화막 패턴을 제거하는 습식 식각 공정을 진행하게 되는데, 이때 식각 용액이나 세정 용액의 표면장력에 의해서 전하저장전극이 쓰려져 서로 단락되거나, 아예 이탈되어 버리는 불량이 발생되며, 캐패시터 간 간격이 작아질수록 그 불량 발생 확률이 증가하고, 감광막 찌꺼기에 의해서도 불량이 발생되는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은

산화막 패턴을 전하저장전극 영역 정의에 사용하는 캐패시터 제조에서 산화막의 상부에 산화막 제거시의 전하저장전극 쓰러짐을 방지하기 위한 지지막을 형성하고, 셀 사이의 지지막과 산화막 패턴을 먼저 습식 방법으로 제거한 후, 나머지 부분을 건식 방법으로 지지막을 제거하여 전하저장전극 쓰러짐을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,

반도체기판상에 층간절연막을 형성하는 공정과,

상기 층간절연막상에 절연막을 형성하는 공정과,

상기 절연막상에 지지막을 형성하는 공정과,

전하저장전극 영역을 정의하는 식각 마스크를 이용하여 상기 지지막과 상기 절연막을 패터닝하여 지지막 패턴 및 절연막 패턴으로 구성된 전하저장전극 콘택홀을 형성하는 공정과,

상기 전하저장전극 콘택홀의 내부에 전하저장전극을 형성하는 공정과,

상기 구조상에 패턴 쓰러짐이 일어나는 지역상에 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴에 의해 노출되어있는 상기 지지막 패턴을 제거하는 공정과,

상기 절연막 패턴을 습식식각방법으로 제거하는 공정과,

상기 감광막 패턴을 제거하는 공정과,

상기 지지막 패턴의 남은 부분을 건식식각방법으로 제거하는 공정을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 절연막은 산화막으로 10000∼25000Å 두께로 형성하며, 상기 지지막은 플라즈마 유도 화학기상증착 또는 저압 화학기상증 착 등의 방법으로 형성되는 질화막 또는 산화질화막으로서, 200∼1000Å 두께로 형성하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(30)상에 전하저장전극용 콘택 플러그(34)를 구비하는 층간절연막(32)을 형성하고, 상기 층간절연막(32)상에 식각장벽인 질화막(36)과 전하저장전극 영역을 정의하기 위한 희생막인 산화막(38), 질화막 재질의 지지막(39) 및 하드 마스크층(40)을 순차적으로 형성한다. 여기서 상기 산화막(38)은 10000∼25000Å 두께로 형성하고, 상기 지지막(39)은 플라즈마 유도 화학기상증착이나, 저압 화학기상증착 등의 방법으로 형성되는 질화막이거나 산화질화막으로서, 200∼1000Å 두께로 형성한다. (도 2a 참조).

그 다음 상기 하드마스크층(40)상에 전하저장전극 식각 마스크인 감광막 패턴을 이용하여 하드마스크층(40)과 그 하부의 지지막(39), 산화막(38) 질화막(36)을 순차적으로 제거하여 전하저장전극용 콘택홀(42)을 형성한다. 다음에, 감광막 패턴을 제거한다. 이때 상기 하드마스크층(40)도 함께 제거된다.

그후, 상기 구조의 전표면에 전하저장전극용 도전물질, 예를 들어 다결정실리콘층을 도포하고 상기 산화막(38)상의 도전물질층을 제거하여 셀별로 분리시켜 콘택플러그(34)와 연결되는 전하저장전극(46)을 형성한다. 여기서 상기 전하저장전 극(46) 형성을 위한 도전층 분리 공정은 전면에 감광막이나 PSG, BPSG 또는 플라즈마 유도 TEOS 등의 산화막을 도포하고, 화학-기계적 연마(이하 CMP라 칭함)나 에치백 방법으로 식각하여 분리시킨다. 상기 CMP 공정은 다결정실리콘층의 경우 연마 압력 1∼5psi, 연마 테이블 속도 10∼100rpm, 슬러리에 TMA(tetramethylamine) 계통 물질을 첨가하여 다결정실리콘층의 연마 속도를 증가시킬 수 있으며, 슬러리 연마제의 농도는 0.1∼10wt%이고, 연마제는 50∼500㎚ 정도 크기의 콜로이달 또는 폼드 형태의 슬러리이며, 실리카 또는 세리아등을 첨가할 수도 있으며, 스러리의 pH는 2∼11 정도를 유지하며, KOH 또는 NH₄OH등의 안정제가 포함될 수도 있다. (도 2b 참조).

그다음 상기 전하저장전극(46)의 양면을 모두 사용하기 위하여 상기 산화막(38)을 제거하기 위한 감광막 패턴(48)을 형성한다. 이때 상기 감광막 패턴(48)은 전하저장전극 쓰러짐이 잘 발생하는 지역에 형성한다. (도 2c 및 도 3 참조).

그후, 감광막 패턴(48)에 의해 노출되어있는 지역의 지지막(39)을 제거하고, 다시 노출된 산화막(38)을 습식식각방법으로 제거하면 감광막 패턴(48)에 의해 가려진 지역의 산화막(38)도 모두 제거된다.

그다음 남아 있는 지지막(39)을 건식식각방법으로 CHF₃, CH₂F₂, CF₄ 및 C₂F₆ 등의 식각가스와 Ar 또는 O₃ 등의 플라즈마 가스를 이용하여 제거하면 패턴 쓰러짐이 발생하지 않은 전하저장전극(46)을 얻을 수 있다. (도 2d 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 전하저장전극 영역을 정의하기 위한 산화막의 상부에 지지막을 형성하고, 전하저장전극 형성 후에 패턴 쓰러짐이 잘 발생되는 지역을 보호하는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 노출된 지지막을 제거하고, 다시 산화막을 제거하면 감광막 패턴이 덮여있는 부분의 산화막도 함께 제거되나 이 부분은 지지막이 있어 패턴쓰러짐이 방지되고, 상기 지지막은 건식식각방법으로 제거하였으므로, 패턴 쓰러짐을 방지하여 정전용략 확보가 용이해져 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

1. 반도체기판상에 층간절연막을 형성하는 공정과,

   상기 층간절연막상에 절연막을 형성하는 공정과,

   상기 절연막상에 지지막을 형성하는 공정과,

   전하저장전극 영역을 정의하는 식각 마스크를 이용하여 상기 지지막과 상기 절연막을 패터닝하여 지지막 패턴 및 절연막 패턴으로 구성된 전하저장전극 콘택홀을 형성하는 공정과,

   상기 전하저장전극 콘택홀의 내부에 전하저장전극을 형성하는 공정과,

   상기 구조상에 패턴 쓰러짐이 일어나는 지역상에 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴에 의해 노출되어있는 상기 지지막 패턴을 제거하는 공정과,

   상기 절연막 패턴을 습식식각방법으로 제거하는 공정과,

   상기 감광막 패턴을 제거하는 공정과,

   상기 지지막 패턴의 남은 부분을 건식식각방법으로 제거하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 절연막은 산화막으로 10000∼25000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 지지막은 플라즈마 유도 화학기상증착 또는 저압 화학기상증착 등의 방법으로 형성되는 질화막 또는 산화질화막으로서, 200∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.

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