KR20060004508A - 커패시터 제조 방법 - Google Patents

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KR20060004508A
KR20060004508A KR1020040053644A KR20040053644A KR20060004508A KR 20060004508 A KR20060004508 A KR 20060004508A KR 1020040053644 A KR1020040053644 A KR 1020040053644A KR 20040053644 A KR20040053644 A KR 20040053644A KR 20060004508 A KR20060004508 A KR 20060004508A
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KR1020040053644A
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박인선
이현덕
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삼성전자주식회사
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Abstract

반도체 기판 상에 커패시터를 제조하는 방법에 있어서, 콘택 영역을 갖는 반도체 기판 상에 몰드 구조물을 형성한 후, 상기 몰드 구조물 상에 제1방향으로 연장하는 제1마스크 패턴과, 상기 제1방향에 수직하는 방향으로 연장하는 제2마스크 패턴을 형성한다. 상기 제1 및 제2마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 상기 콘택 영역을 노출시키는 개구를 형성하고, 상기 콘택 영역 및 상기 개구를 한정하는 표면들 상에 도전층을 형성한다. 상기 도전층의 상부를 제거하여 상기 콘택 영역과 연결된 스토리지 전극을 형성하고, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성한다. 따라서, 수직 방향으로 격자 형상을 갖도록 형성된 제1 및 제2마스크 패턴을 이용하여 용이하게 박스 형상의 커패시터를 형성할 수 있다.

Description

커패시터 제조 방법{Method for manufacturing a capacity}
도 1 내지 도 18은 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 19 내지 도 31은 본 발명의 다른 실시예에 따른 커패시터 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 32 내지 도 42는 본 발명의 또 다른 실시예에 따른 커패시터 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 트랜지스터 12 : 커패시터
100 : 반도체 기판 102 : 콘택 영역
104 : 제1층간 절연막 106 : 몰드 구조물
112 : 몰드막 114 : 연마 저지막
116 : 제1마스크 패턴 120 : 제2마스크 패턴
128 : 스토리지 전극 130 : 유전막
132 : 플레이트 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 사용되는 실린더 형상의 커패시터와 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다.
상기 박스 형상의 경우, 실린더 형상의 커패시터보다 커패시터 유효 면적이 증가한다는 장점을 갖고 있다. 예를 들면, 정사각형의 단면 형상을 갖는 커패시터의 경우, 동일한 기판 면적 상에 형성되는 실린더형 커패시터보다 약 27.3% 정도의 커패시턴스의 증가 효과를 얻을 수 있으며, 직사각형의 단면 형상을 갖는 커패시터의 경우, 동일한 기판 면적 상에 형성되는 실린더형 커패시터보다 약 60% 정도의 커패시턴스 증가 효과를 얻을 수 있다. 그러나, 상기와 같은 박스 형상의 커패시터의 경우 그 제조 방법이 복잡하다는 단점이 있다.
또한, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다. 즉, 커패시터의 높이가 증가됨에 따라 그 구조적 안정성이 저하되고, 이에 따라 커패시터들이 기울어지거나 쓰러짐으로써 상기 커패시터들 사이에서 2-비트 단락과 같은 치명적인 결함이 발생된다.
상기와 같은 2-비트 단락을 방지하기 위하여 최근 스토리지 전극들을 상호 지지하기 위한 메쉬(mesh) 형상의 안정화 부재를 제조하는 방법들이 소개되고 있으나, 그 제조 방법이 매우 복잡하여 커패시터 제조 비용의 상승 및 공정 시간의 증가 등의 문제점들을 발생시키고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 박스 형상의 스토리지 전극과 구조적 안정성을 향상시키기 위한 안정화 부재를 갖는 커패시터를 용이하게 제조할 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 커패시터 제조 방법은, 콘택 영역을 갖는 기판 상에 다수의 막들로 이루어진 몰드 구조물을 형성하는 단계와, 상기 몰드 구조물 상에 제1방향으로 연장하며 상기 콘택 영역과 수직 방향으로 대응하는 상기 몰드 구조물의 표면 부위를 노출시키는 제1마스크 패턴을 형성하는 단계와, 상기 제1마스크 패턴 상에 상기 제1방향과 수직하는 제2방향으로 연장하며 상기 콘택 영역과 수직 방향으로 대응하는 상기 몰드 구조물의 표면 부위를 노출시키기 위하여 상기 제1마스크 패턴과 격자 형상을 이루는 제2마스크 패턴을 형성하는 단계와, 상기 제1 및 제2마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 상기 콘택 영역을 노출시키는 개구를 형성하는 단계와, 상기 노출된 콘택 영역 및 상기 개구의 내측면 상에 박스 형상을 갖는 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 몰드 구조물은 몰드막과, 상기 몰드막 상에 형성된 연마 저지막을 포함한다. 상기 스토리지 전극은 상기 노출된 콘택 영역과 상기 개구를 정의하는 몰드 구조물 상에 도전층을 형성하고, 상기 연마 저지막을 이용하는 화학적 기계적 연마 공정을 수행하여 상기 도전층의 상부를 제거함으로써 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 몰드 구조물은 상기 기판 상에 순차적으로 형성된 제1몰드막 및 제2몰드막을 포함한다. 또한, 상기 스토리지 전극을 형성한 후, 상기 제1마스크 패턴을 식각 마스크로 이용하여 상기 제2몰드막을 부분적으로 제거하는 식각 공정을 수행하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하기 위한 안정화 부재를 상기 제2몰드막으로부터 형성할 수 있 다.
본 발명의 또 다른 실시예에 따르면, 상기 노출된 콘택 영역과 상기 개구를 정의하는 몰드 구조물 및 제1마스크 패턴 상에 도전층을 형성하고, 상기 개구를 매립하는 희생막을 도전층 상에 형성한 후, 상기 제1마스크 패턴이 노출되도록 상기 희생막의 상부 및 상기 도전층의 상부를 제거함으로써 상기 스토리지 전극이 형성될 수 있다. 또한, 상기 희생막 및 몰드 구조물을 제거함으로써 상기 제1마스크 패턴을 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하기 위한 안정화 부재로 형성할 수 있다.
상기와 같은 본 발명에 따르면, 실린더형 커패시터보다 큰 커패시터 용량을 확보할 수 있는 박스 형상의 커패시터를 보다 용이하게 형성할 수 있으며, 상기 박스 형상의 커패시터를 형성하는 동안, 몰드 구조물의 일부 또는 제1마스크 패턴을 이용하여 커패시터들의 구조적 안정성을 향상시키는 안정화 부재를 용이하게 형성할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 17은 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 콘택 영역(102, 또는 콘택 플러그)을 갖는 제1층간 절연막(104)을 형성한다. 상기 제1층간 절연막(104)은 반도체 기판(100) 상에 형성된 MOS 트랜지스터(10)와 같은 반도 체 소자 상에 형성되며, 상기 콘택 영역(102)은 이후에 형성되는 커패시터와 상기 MOS 트랜지스터(10)를 연결하는 기능을 수행한다.
도 2를 참조하면, 상기 제1층간 절연막(104) 상에 다수의 막들로 이루어진 몰드 구조물(106)을 형성한다. 먼저, 상기 제1층간 절연막(104) 상에 제2층간 절연막(108)을 형성한다. 상기 제1층간 절연막(104) 및 제2층간 절연막(108)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다.
상기 제2층간 절연막(108) 상에 식각 저지막(110)을 형성한다. 식각 저지막(110)은 제2 층간 절연막(108) 및 후속하여 형성될 몰드막(112)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(110)은 저압 화학기상증착 공정(low pressure chemical vapor deposition; LPCVD)을 이용하여 실리콘 질화물로 형성될 수 있다.
식각 저지막(110) 상에 스토리지 전극을 형성하기 위한 몰드막(112)을 형성한다. 상기 몰드막(112)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 여기서, 몰드막(112)은 식각 저지막(110)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 상기 몰드막(112)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 상기 몰드막(112)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(112)의 두께를 적절하게 조절할 수 있다.
상기 몰드막(112) 상에 연마 저지막(114)을 형성하여 상기 몰드 구조물(106) 을 완성한다. 상기 연마 저지막(114)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON) 등으로 이루어질 수 있다.
도 3은 도 2에 도시된 몰드 구조물 상에 형성된 제1마스크 패턴을 설명하기 위한 평면도이다. 도 4는 도 3에 도시된 제1마스크 패턴을 설명하기 위해 도 3에 도시된 X1-X2 라인을 따라 절개된 단면도이고, 도 5는 도 3에 도시된 제1마스크 패턴을 설명하기 위해 도 3에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다.
도 3 내지 도 5를 참조하면, 상기 연마 저지막(114) 상에 버퍼막(buffer layer; 미도시)을 형성한다. 상기 버퍼막은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG으로 이루어질 수 있으며, 바람직하게는 상기 몰드막(112)과 동일한 물질로 이루어질 수 있다.
상기 버퍼막을 이용하여 반도체 기판(100) 상에 형성된 하부 구조물의 비트 라인과 평행하거나 수직하는 제1방향으로 연장하며 상기 몰드 구조물(106)의 표면을 노출시키는 제1방향 개구(116a)를 갖는 제1마스크 패턴(116)을 상기 몰드 구조물(106) 상에 형성한다. 구체적으로, 상기 버퍼막 상에 상기 제1방향으로 연장하는 제1포토레지스트 패턴(미도시)을 형성하고, 상기 제1포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 상기 몰드 구조물(106)의 표면을 노출시키는 예비 제1방향 개구를 갖는 버퍼 패턴(118)을 형성한다. 이어서, 상기 예비 제1방향 개구를 매립하는 제1마스크층(미도시)을 상기 버퍼 패턴(118) 상에 형성하고, 상기 버퍼 패턴(118)의 표면이 노출되도록 에치백 공정 또는 화학적 기계적 연마 공정(chemical mechanical polishing; CMP)을 수행하여 상기 제1마스크 패턴(116)을 형성한다.
여기서, 상기 버퍼 패턴(118)은 반도체 기판(100) 상의 콘택 영역(102)과 수직 방향으로 대응한다. 상기 제1마스크 패턴(116)은 실리콘 질화물(SiN), 폴리실리콘, 실리콘 산질화물(SiON) 또는 실리콘 탄화물(SiC)로 이루어질 수 있으며, 상기 제1포토레지스트 패턴은 버퍼 패턴(118)을 형성한 후 애싱 및 스트립 공정을 통해 제거된다.
도 6은 도 3에 도시된 제1마스크 패턴 상에 형성된 제2마스크 패턴을 설명하기 위한 평면도이다. 도 7은 도 6에 도시된 제2마스크 패턴을 설명하기 위해 도 6에 도시된 X1-X2 라인을 따라 절개된 단면도이고, 도 8은 도 6에 도시된 제2마스크 패턴을 설명하기 위해 도 6에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다.
도 6 내지 도 8을 참조하면, 상기 버퍼 패턴(118)과 제1마스크 패턴(116) 상에 제2마스크 패턴(120)을 형성한다. 제2마스크 패턴(120)은 상기 제1방향과 실질적으로 수직하는 방향으로 연장하며, 상기 콘택 영역(102)과 수직 방향으로 대응하는 버퍼 패턴(118)의 표면 부위를 노출시키는 제2방향 개구(120a)를 갖는다. 즉, 상기 제1마스크 패턴(116)과 제2마스크 패턴(120)은 격자 형상을 갖도록 서로 수직하는 방향으로 연장한다. 상기 제2마스크 패턴(120)은 비정질 탄소(amorphous carbon), 폴리실리콘 또는 실리콘 질화물(SiN)로 이루어질 수 있다.
상기 제2마스크 패턴(120)은 상기 버퍼 패턴(118)과 제1마스크 패턴(116) 상에 제2마스크층(미도시)과 제2포토레지스트 패턴(미도시)을 형성하고, 상기 제2포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행함으로써 형성될 수 있다.
도 9는 도 1에 도시된 콘택 영역을 노출시키는 개구를 설명하기 위한 평면도이다. 도 10은 도 9에 도시된 개구를 설명하기 위해 도 9에 도시된 X1-X2 라인을 따라 절개된 단면도이고, 도 11은 도 9에 도시된 개구를 설명하기 위해 도 9에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다.
도 9 내지 도 11을 참조하면, 상기 제1마스크 패턴(116)과 제2마스크 패턴(120)을 식각 마스크로 사용하는 통상의 이방성 식각 공정을 이용하여 버퍼 패턴(118), 연마 저지막(114), 몰드막(112), 식각 저지막(110) 및 제2층간 절연막(108)을 순차적으로 식각하여 상기 콘택 영역(102)을 노출시키는 개구(122)를 형성한다. 상기 개구(122)는 후속하여 형성될 스토리지 전극을 형성하기 위한 스토리지 노드 콘택홀로서 기능한다. 이어서, 상기 제2마스크 패턴(120)을 제거한다. 상기 제2마스크 패턴(120)은 제2마스크 패턴(120)과 나머지 다른 막들 사이에서 식각 선택비를 갖는 에천트를 사용하는 등방성 또는 이방성 식각 공정을 이용하여 제거될 수 있다. 그러나, 상기 제2마스크 패턴(120)은 후속하는 스토리지 노드 분리 단계에서 제거될 수도 있다.
도 12는 도 10에 도시된 개구 내에 스토리지 전극을 형성하기 위한 도전층을 보여주는 제1방향 단면도이고, 도 13은 도 12에 도시된 도전층을 보여주는 제2방향 단면도이다. 도 14는 도 12 및 도13에 도시된 도전층으로부터 형성된 스토리지 전극을 보여주는 평면도이고, 도 15는 도 14에 도시된 X1-X2 라인을 따라 절개된 단면도이며, 도 16은 도 14에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다. 여기서, 제1방향 단면도 및 제2방향 단면도는 다른 도면들에서의 X1-X2 라인 및 Y1-Y2 라인을 따라 절개된 단면도들과 대응한다.
도 12 내지 도 16을 참조하면, 상기 콘택 영역(102) 및 상기 개구(122)를 한정하는 몰드 구조물(106), 제1마스크 패턴(116) 및 버퍼 패턴(118) 상에 도전층(124)을 형성한다. 상기 도전층(124)은 폴리실리콘, 티타늄 질화물 등과 같은 도전성 물질로 이루어질 수 있으며, 통상의 화학기상증착 공정을 통해 형성될 수 있다.
상기 개구(122)를 충분히 매립하는 희생막(126)을 상기 도전층(124) 상에 형성한다. 상기 희생막(126)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 몰드막(112) 및 버퍼 패턴(118)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생막(126)은 상기 도전층(124)을 스토리지 전극(128)으로 형성하는 동안 상기 스토리지 전극(128)을 보호하기 위해 형성된다.
상기 콘택 영역(102)과 연결된 스토리지 전극(128)을 형성하기 위하여 에치백 공정 또는 CMP 공정을 통해 상기 연마 저지막(114)이 노출되도록 희생막(126)의 상부, 도전층(124)의 상부, 제1마스크 패턴(116) 및 버퍼 패턴(118)을 제거한다. 이어서, 노출된 연마 저지막(114), 잔류하는 희생막(126) 및 몰드막(112)을 통상의 등방성 식각 공정을 통해 제거함으로써 스토리지 전극(128)을 완성한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
도 17은 도 15에 도시된 스토리지 전극을 갖는 커패시터를 보여주는 제1방향 단면도이고, 도 18은 도 16에 도시된 스토리지 전극을 갖는 커패시터를 보여주는 제2방향 단면도이다.
도 17 및 도 18을 참조하면, 상기와 같이 형성된 스토리지 전극(128) 상에 유전막(130)을 형성하고, 상기 유전막(130) 상에 플레이트 전극(132)을 형성함으로써 반도체 기판(100)의 콘택 영역(102)과 연결되는 커패시터(12)를 완성한다.
상술한 바와 같은 커패시터 형성 방법에 의하면, 격자 형상을 갖도록 형성되는 제1 및 제2마스크 패턴(116, 120)을 이용하여 실린더형 커패시터보다 증가된 커패시턴스를 갖는 박스 형상의 커패시터(12)를 용이하게 형성할 수 있다.
도 19 내지 도 31은 본 발명의 다른 실시예에 따른 커패시터 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19 및 도 20을 참조하면, 반도체 기판(200) 상에 형성된 트랜지스터(20)와 연결된 콘택 영역(202)을 갖는 제1층간 절연막(204) 상에 몰드 구조물(206)을 형성한다. 구체적으로, 제2층간 절연막(208), 식각 저지막(210), 제1몰드막(212) 및 제2몰드막(214)을 적층하여 몰드 구조물(206)을 형성하고, 상기 몰드 구조물(206) 상에 버퍼 패턴(218), 제1마스크 패턴(216) 및 제2마스크 패턴(미도 시)을 형성한다. 이어서, 상기 제1마스크 패턴(216)과 상기 제2마스크 패턴을 식각 마스크로 하는 통상의 등방성 식각 공정을 수행하여 반도체 기판(200)의 콘택 영역(202)을 노출시키는 개구(미도시)를 형성하고, 상기 노출된 콘택 영역(202)과 상기 개구를 한정하는 표면들 상에 도전층(224)과 희생막(226)을 형성한다. 여기서, 상기와 같은 반도체 구조물들을 형성하는 단계들은 도 1 내지 도 17을 참조하여 기 설명된 바와 동일하므로 이들에 대한 상세 설명은 생략하기로 한다.
도 21은 도 19 및 도 20에 도시된 도전층으로부터 형성된 스토리지 전극을 보여주는 평면도이고, 도 22는 도 21에 도시된 X1-X2 라인을 따라 절개된 단면도이며, 도 23은 도 21에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다.
도 21 내지 도 23을 참조하면, 상기 제1마스크 패턴(216)의 표면이 노출되도록 상기 희생막(226)의 상부 및 도전층(224)의 상부를 제거하여 반도체 기판(200)의 콘택 영역(202)과 연결되는 스토리지 전극(228)을 형성한다. 상기 희생막(226)의 상부 및 도전층(224)의 상부는 에치백 공정 또는 CMP 공정을 통해 제거될 수 있다.
상기 스토리지 전극(228)을 형성한 이후, 스토리지 전극(228)의 상부면, 제1마스크 패턴(216)의 상부면, 잔류하는 버퍼 패턴(218)의 상부면 및 상기 스토리지 전극(228)의 내부를 채우는 희생막(226)의 상부면이 노출된다.
도 24는 도 22 및 도 23에 도시된 제2몰드막으로부터 형성된 안정화 부재를 설명하기 위한 평면도이고, 도 25는 도 24에 도시된 X1-X2 라인을 따라 절개된 단면도이며, 도 26은 도 24에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다.
도 24 내지 도 26을 참조하면, 상기 스토리지 전극(228)의 상부와 인접하여 잔류하는 버퍼 패턴(218)과 스토리지 전극(228)의 내부에 잔류하는 희생막(226)을 통상의 식각 공정을 통해 제거한다. 또한, 버퍼 패턴(218)의 제거로 인해 노출되는 제2몰드막(214)을 부분적으로 제거하여 제1몰드막(212)을 노출시키고, 연속적으로 노출된 제1몰드막(212)을 제거한다.
구체적으로, 제1마스크 패턴(216)을 식각 마스크로 하는 건식 또는 습식 식각 공정을 통해 버퍼 패턴(218)과 희생막(226)을 제거한다. 여기서, 상기 스토리지 전극(228)이 폴리실리콘으로 형성되는 경우, 제1마스크 패턴(216)은 상기 스토리지 전극과 동일하게 폴리실리콘으로, 상기 버퍼 패턴(218), 희생막(226) 및 제1몰드막(212)은 실리콘 산화물로, 상기 제2몰드막(214)은 실리콘 질화물로 이루어지는 것이 바람직하다. 즉, 상기 폴리실리콘과 실리콘 질화물 및 실리콘 산화물에 대하여 각각 다른 식각 선택비를 갖는 에천트를 사용하여 버퍼 패턴(218)과 희생막(226)을 제거한 후, 노출된 제2몰드막(214)을 부분적으로 제거하고, 연속적으로, 노출된 제1몰드막(212)을 제거한다. 이때, 제2몰드막(214)을 부분적으로 제거한 후 제1몰드막(212)을 제거하는 동안 제2몰드막(214)은 실리콘 산화물보다 느린 식각 속도를 갖는 실리콘 질화물로 이루어져 있으므로 스토리지 전극들(228) 사이에는 상기 스토리지 전극(228)을 상호 보완적으로 지지하는 안정화 부재(230)가 형성된다. 즉, 상기 식각 공정을 수행하는 동안, 상기 에천트가 갖는 식각 선택비에 의해 제2몰드막(214)으로부터 스토리지 전극들(228)을 지지하는 안정화 부재(230)가 형성된다.
결과적으로, 상기 에천트를 사용하는 식각 공정을 수행한 이후, 반도체 기판(200)의 콘택 영역(202) 상에는 박스 형상의 스토리지 노드 전극들(228)과 상기 스토리지 노드 전극들(228) 사이를 연결하는 안정화 부재(230) 및 상기 안정화 부재(230) 상에 제1마스크 패턴(216)이 잔류한다.
상기 제2몰드막(214)으로부터 안정화 부재(230)를 형성하기 위한 식각 공정은 다양하게 변경될 수 있다. 즉, 제1몰드막(212), 제2몰드막(214), 버퍼 패턴(218), 제1마스크 패턴(216) 및 스토리지 전극(228)의 성분을 다양하게 변화시킬 수 있으므로, 이들의 성분에 따라 식각 공정에서 사용되는 에천트가 다양하게 변화될 수 있기 때문이다. 또한, 제1마스크 패턴(216)을 실리콘 질화물로 형성함으로써 역시 식각 속도 차이를 이용하여 안정화 부재(230)를 제1마스크 패턴(216)과 제2몰드막(214)으로부터 얻을 수도 있다.
도 27은 완성된 스토리지 전극 및 안정화 부재를 설명하기 위한 평면도이고, 도 28은 도 27에 도시된 X1-X2 라인을 따라 절개된 단면도이며, 도 29는 도 27에 도시된 Y1-Y2 라인을 따라 절개된 단면도이다.
도 27 내지 도 29를 참조하면, 상기 안정화 부재(230) 상에 잔류하는 제1마스크 패턴(216)을 제거한다. 구체적으로, 상기 스토리지 전극(228)의 내측 및 외측을 매립하는 희생막(미도시)을 형성한 후, 상기 안정화 부재(230)가 노출되도록 CMP 공정을 수행함으로써 제1마스크 패턴(216)을 제거할 수 있다. 이어서, 습식 식각 공정을 통해 상기 희생막을 제거함으로써 완성된 스토리지 전극(228)과 안정화 부재(230)를 수득할 수 있다.
도 30은 도 28에 도시된 스토리지 전극을 갖는 커패시터를 보여주는 제1방향 단면도이고, 도 31은 도 29에 도시된 스토리지 전극을 갖는 커패시터를 보여주는 제2방향 단면도이다.
도 30 및 도 31을 참조하면, 상기와 같이 형성된 스토리지 전극(228) 및 안정화 부재(230) 상에 유전막(232)을 형성하고, 상기 유전막(232) 상에 플레이트 전극(234)을 형성함으로써 반도체 기판(200)의 콘택 영역(202)과 연결되는 커패시터(22)를 완성한다.
상술한 바와 같은 커패시터 형성 방법에 의하면, 격자 형상을 갖도록 형성되는 제1마스크 패턴(216)과 제2마스크 패턴과 몰드 구조물(206)을 이용하여 실린더형 커패시터보다 증가된 커패시턴스를 갖는 박스 형상의 커패시터(22)를 용이하게 형성할 수 있으며, 스토리지 전극들(228)을 구조적으로 안정화시킬 수 있는 안정화 부재(230)를 용이하게 형성할 수 있다.
도 32 내지 도 42는 본 발명의 또 다른 실시예에 따른 커패시터 형성 방법을 설명하기 위한 평면도 및 단면도들이다.
도 32는 반도체 기판 상에 형성된 몰드 구조물과 제1마스크 패턴 및 제2마스크 패턴을 설명하기 위한 제1방향 단면도이며, 도 33은 도 32에 도시된 몰드 구조물과 제1마스크 패턴 및 제2마스크 패턴을 설명하기 위한 제2방향 단면도이다. 여기서, 제1방향 및 제2방향은 본 발명의 일 실시예 또는 다른 실시예에서의 제1방향 및 제2방향과 동일하다.
도 32 및 도 33을 참조하면, 반도체 기판(300) 상에 형성된 트랜지스터(30) 와 연결된 콘택 영역(302)을 갖는 제1층간 절연막(304) 상에 제2층간 절연막(306), 식각 저지막(308), 몰드막(310)을 형성한다. 상기 몰드막(310) 상에 몰드막(310)의 표면을 노출시키며 스트라이프 형상을 갖는 제1마스크 패턴(312)을 형성한다.
이어서, 상기 노출된 몰드막(310)의 표면 및 제1마스크 패턴(312) 상에 버퍼막(314)을 형성하고, 상기 버퍼막(314) 상에 상기 제1마스크 패턴(312)에 대하여 실질적으로 수직하는 스트라이프 형상을 갖는 제2마스크 패턴(316)을 형성한다. 즉, 제1 및 제2마스크 패턴(312, 316)은 버퍼막(314)을 사이에 두고 격자 형상을 이루도록 형성된다.
상기 막들 및 패턴들을 형성하는 방법들에 대한 상세 설명은 기 설명된 바와 유사하므로 생략하기로 한다.
도 34 및 도 35를 참조하면, 제1마스크 패턴(312) 및 제2마스크 패턴(316)을 식각 마스크로 하는 이방성 식각 공정을 수행하여 반도체 기판(300) 상의 콘택 영역(302)을 노출시키는 개구(318)를 형성한다. 상기 개구(318)를 형성한 후, 상기 제2마스크 패턴(316)은 식각 선택비를 이용한 습식 식각 공정을 통해 제거된다.
도 36 및 도 37을 참조하면, 상기 노출된 콘택 영역(302) 및 상기 개구(318)를 한정하는 표면들 상에 고농도로 도핑된 폴리실리콘 또는 금속으로 이루어지는 도전층(320)을 형성한다.
도 38 내지 도 40을 참조하면, 상기 개구(318)를 충분히 매립하도록 상기 도전층(320) 상에 희생막(미도시)을 형성한다. 상기 희생막은 몰드막(310)과 동일한 물질로 이루어지는 것이 바람직하며, 통상의 화학기상증착 공정을 통해 형성될 수 있다.
이어서, 상기 제1마스크 패턴(312)이 노출되도록 상기 희생막의 상부 및 도전층(320)의 상부를 CMP 공정을 통해 제거하여 상기 도전층(320)으로부터 스토리지 전극(322)을 형성한다. 계속해서, 상기 스토리지 전극(322) 내에 잔류하는 희생막 및 몰드막(310)을 습식 식각 공정을 통해 제거함으로써, 스토리지 전극들(322)을 상호 지지하는 안정화 부재(324)를 제1마스크 패턴(312)으로부터 형성한다. 즉, 상기 제1마스크 패턴(312)은 상기 희생막 및 몰드막(310)에 대한 식각 공정 동안 제거되지 않고 잔류하여 안정화 부재(324)로써 기능한다.
도 41 및 도 42를 참조하면, 상기와 같이 형성된 스토리지 전극(322) 및 안정화 부재(324) 상에 유전막(326)을 형성하고, 상기 유전막(326) 상에 플레이트 전극(328)을 형성함으로써 반도체 기판(300)의 콘택 영역(302)과 연결되는 커패시터(32)를 완성한다.
상술한 바와 같은 커패시터 형성 방법에 의하면, 격자 형상을 갖도록 형성되는 제1마스크 패턴(312)과 제2마스크 패턴(316)을 이용하여 실린더형 커패시터보다 증가된 커패시턴스를 갖는 박스 형상의 커패시터(32)를 용이하게 형성할 수 있으며, 스토리지 전극들(322)을 구조적으로 안정화시킬 수 있는 안정화 부재(324)를 제1마스크 패턴(312)으로부터 용이하게 형성할 수 있다.
상기와 같은 본 발명에 따르면, 수직 방향으로 격자 형상을 갖는 제1마스크 패턴 및 제2마스크 패턴을 이용하여 실린더형 커패시터보다 큰 커패시턴스를 갖는 박스 형상의 커패시터를 용이하게 형성할 수 있다. 또한, 제1마스크 패턴 또는 몰드 구조물을 식각 선택비를 갖는 에천트를 이용하여 식각함으로써 스토리지 전극들을 상호 지지할 수 있는 안정화 부재를 용이하게 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 콘택 영역을 갖는 기판 상에 다수의 막들로 이루어진 몰드 구조물을 형성하는 단계;
    상기 몰드 구조물 상에 제1방향으로 연장하며 상기 콘택 영역과 수직 방향으로 대응하는 상기 몰드 구조물의 표면 부위를 노출시키는 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴 상에 상기 제1방향과 수직하는 제2방향으로 연장하며 상기 콘택 영역과 수직 방향으로 대응하는 상기 몰드 구조물의 표면 부위를 노출시키기 위하여 상기 제1마스크 패턴과 격자 형상을 이루는 제2마스크 패턴을 형성하는 단계;
    상기 제1 및 제2마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 상기 콘택 영역을 노출시키는 개구를 형성하는 단계;
    상기 노출된 콘택 영역 및 상기 개구의 내측면 상에 박스 형상을 갖는 스토리지 전극을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 몰드 구조물은 몰드막과, 상기 몰드막 상에 형성된 연마 저지막을 포함하며, 상기 스토리지 전극은 상기 노출된 콘택 영역과 상기 개구 를 정의하는 몰드 구조물 상에 도전층을 형성하고, 상기 연마 저지막을 이용하는 화학적 기계적 연마 공정을 수행하여 상기 도전층의 상부를 제거함으로써 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 몰드 구조물은 상기 기판 상에 형성된 제1몰드막 및 상기 제1몰드막 상에 형성된 제2몰드막을 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제3항에 있어서, 상기 제1마스크 패턴을 형성하는 단계는,
    상기 몰드 구조물 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 패터닝하여 상기 제1방향으로 연장하며 상기 몰드 구조물의 표면을 노출시키는 제1방향 개구를 갖는 버퍼 패턴을 형성하는 단계;
    상기 제1방향 개구를 매립하는 제1마스크층을 상기 버퍼 패턴 상에 형성하는 단계; 및
    상기 버퍼 패턴의 표면이 노출되도록 상기 제1마스크층의 상부를 제거하여 상기 제1마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제4항에 있어서, 상기 스토리지 전극을 형성한 후, 상기 제1마스크 패턴을 식각 마스크로 이용하여 상기 버퍼 패턴과 상기 제2몰드막을 부분적으로 제거하는 식각 공정을 수행하여 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하기 위한 안정화 부재를 상기 제2몰드막으로부터 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 제2마스크 패턴을 제거하는 단계;
    상기 노출된 콘택 영역과 상기 개구를 정의하는 몰드 구조물과 제1마스크 패턴 상에 도전층을 형성하는 단계;
    상기 개구를 매립하는 희생막을 도전층 상에 형성하는 단계; 및
    상기 제1마스크 패턴이 노출되도록 상기 희생막의 상부 및 상기 도전층의 상부를 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 희생막 및 몰드 구조물을 제거하여 상기 제1마스크 패턴을 상기 스토리지 전극과 인접하는 스토리지 전극을 상호 지지하기 위한 안정화 부재로 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제1항에 있어서, 상기 제1마스크 패턴은 실리콘 질화물(SiN), 폴리실리콘, 실리콘 산질화물(SiON) 및 실리콘 탄화물(SiC)로 이루어진 군으로부터 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제1항에 있어서, 상기 제2마스크 패턴은 비정질 탄소(amorphous carbon), 폴리실리콘 및 실리콘 질화물(SiN)로 이루어진 군으로부터 선택된 적어도 하나로 이루어진 것을 특징으로 하는 커패시터 제조 방법.
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