KR100866127B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계와, 상기 기판 상에 제1산화막, 제1질화막, 제2산화막 및 제2질화막을 차례로 형성하는 단계와, 상기 제2질화막과 제2산화막을 식각하여 제1트렌치를 형성하는 단계와, 상기 제1트렌치의 측벽에 실리콘 스페이서를 형성하는 단계와, 상기 실리콘 스페이서를 식각장벽으로 이용해서 제1질화막과 제1산화막을 식각하여 스토리지 노드 콘택을 노출시키는 제2트렌치를 형성하는 단계와, 상기 제2트렌치 표면 및 잔류된 제2질화막 상에 Ti/TiN막과 텅스텐막 및 실리콘막을 차례로 증착하는 단계와, 상기 제2트렌치를 매립하도록 기판 결과물 상에 절연막을 형성하는 단계와, 상기 제2산화막이 노출될 때까지 절연막, 실리콘막, 텅스텐막, Ti/TiN막 및 잔류된 제2질화막을 CMP하는 단계와, 상기 잔류된 절연막 및 노출된 제2산화막을 제거하여 실리콘 스페이서, Ti/TiN막, 텅스텐막 및 실리콘막으로 이루어진 스토리지 노드를 형성하는 단계와, 상기 스토리지 노드 상에 유전체막과 플레이트 노드를 차례로 형성하는 단계를 포함한다. 본 발명에 따르면, 스토리지 노드 형성시에 Ti/TiN막과 텅스텐막을 추가 형성해 줌으로써 상기 스토리지 노드의 붕괴를 방지할 수 있으며, 이에 따라, 제조수율을 향상시킬 수 있음은 물론 소자 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

도 2는 도 1e에 대응하는 평면도.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

31 : 반도체 기판 32 : 스토리지 노드 콘택

33 : 제1산화막 34 : 제1질화막

35 : 제2산화막 36 : 제2질화막

37 : 감광막 패턴 38 : 실리콘 스페이서

39 : Ti/TiN막 40 : 텅스텐막

41 : 실리콘막 42 : 감광막

50 : 스토리지 노드 51 : 유전체막

52 : 플레이트 노드 60 : 캐패시터

T1 : 제1트렌치 T2 : 제2트렌치

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 고집적화에 따른 스토리지 노드의 붕괴(collapse)를 방지하기 위한 방법에 관한 것이다.

반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 이러한 캐패시터는 스토리지 노드(storage node)와 플레이트 노드(plate node) 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.

따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 제조하기 위한 최근의 연구는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 넓히는 방식으로 진행되고 있다.

예컨데, 유전체막의 재질로 Ta2O5막을 이용하는 것은 유전율을 증가시키는 것에 의해 캐패시터 용량을 증가시킨 하나의 방법이며, 실린더 구조 등으로 캐패시터 전극을 형성하는 것은 전극 표면적을 넓혀 캐패시터 용량을 증가시킨 하나의 방법이다.

한편, 반도체 메모리 소자의 고집적화에 따라 소자 면적이 감소되고 있고, 이에 수반해서 캐패시터 면적 또한 감소되고 있다. 따라서, 면적 감소에 기인하는 캐패시터의 용량을 보상하기 위해 캐패시터 전극, 즉, 스토리지 노드의 높이는 상대적으로 높아지고 있는 추세이다.

이하에서는 도 1a 내지 도 1d를 참조하여 종래 기술에 다른 캐패시터 형성방법을 설명하도록 한다.

도 1a를 참조하면, 반도체 기판(1) 상에 공지의 공정에 따라 층간절연막(2) 및 스토리지 노드 콘택(3)을 형성한 상태에서 결과물 상에 산화막(4)을 증착한다. 그런다음, 상기 산화막(4) 상에 공지의 공정에 따라 감광막 패턴(5)을 형성한다.

도 1b를 참조하면, 감광막 패턴을 마스크로해서 산화막을 식각하고, 이를 통해, 캐패시터 형성 영역을 한정하는 트렌치(T)를 형성한다. 그런다음, 상기 감광막 패턴을 제거한 상태에서, 폴리실리콘막(6)을 증착하고, 기판 결과물의 전면 상에 감광막(7)을 도포한다.

도 1c를 참조하면, 공지의 CMP(Chemical Mechanical Polishing) 공정에 따라 산화막(4)이 노출될 때까지 감광막과 폴리실리콘막(6)을 연마한다. 그런다음, 잔류된 감광막을 제거한다.

도 1d를 참조하면, 습식 식각 공정을 통해 산화막을 제거하고, 이 결과로서, 실린더 형상을 가지면서 높은 높이를 갖는 스토리지 노드(8)를 형성한다.

이후, 도시하지는 않았으나, 스토리지 노드 상에 유전체막과 플레이트 노드를 차례로 형성하여 캐패시터를 완성한다.

그러나, 전술한 바와 같은 종래의 캐패시터 형성방법에 따르면, 산화막을 습식 식각하는 과정에서 스토리지 노드가 붕괴(collapse)될 수 있으며, 이에 따라, 인접하는 스토리지 노드간에 브릿지(bridge)가 발생되는 문제점이 있다.

도 2는 도 1d에 대응하는 평면도로서, 도시된 바와 같이, 특정 스토리지 노드(7)의 붕괴로 인해 인접한 스토리지 노드들(7)간에 브릿지가 발생되었음을 볼 수 있다.

특히, 이러한 스토리지 노드의 붕괴는 반도체 소자의 고집적화에 따라 셀들간의 간격이 좁아지고 있고, 그리고, 일정 용량 이상의 충전용량을 확보하기 위해 스토리지 노드의 높이를 높이는 추세에서 그 발생 빈도가 늘어날 것으로 예상된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 높은 높이에도 불구하고 스토리지 노드의 붕괴를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 스토리지 노드의 붕괴를 억제하여 인접하는 스토리지 노드들간의 브릿지를 방지함으로써 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위해, 본 발명은, 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 제1산화막, 제1질화막, 제2산화막 및 제2질화막을 차례로 형성하는 단계; 상기 제2질화막과 제2산화막을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 측벽에 실리콘 스페이서를 형성하는 단계; 상기 실리콘 스페이서를 식각장벽으로 이용해서 제1질화막과 제1산화막을 식각하여 스토리지 노드 콘택을 노출시키는 제2트렌치를 형성하는 단계; 상기 제2트렌치 표면 및 잔류된 제2질화막 상에 Ti/TiN막과 텅스텐막 및 실리콘막을 차례로 증착하는 단계; 상기 제2트렌치를 매립하도록 기판 결과물 상에 절연막을 형성하는 단계; 상기 제2산화막이 노출될 때까지 절연막, 실리콘막, 텅스텐막, Ti/TiN막 및 잔류된 제2질화막을 CMP하는 단계; 상기 잔류된 절연막 및 노출된 제2산화막을 제거하여 실리콘 스페이서, Ti/TiN막, 텅스텐막 및 실리콘막으로 이루어진 스토리지 노드를 형성하는 단계; 및 상기 스토리지 노드 상에 유전체막과 플레이트 노드를 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 상기 실리콘 스페이서 및 실리콘막은 폴리실리콘 또는 비정질실리콘으로 이루어지며, 상기 절연막은 감광막 또는 PSG로 이루어지고, 상기 유전체막은 ONO막, Ta2O5막 또는 Al2O3막 중에서 어느 하나로 이루어진다.

또한, 본 발명의 방법은, 상기 스토리지 노드를 형성하는 단계 후, 그리고, 상기 유전체막을 형성하는 단계 전, MPS(Meta-stable Poly Silicon) 성장 공정을 수행하여 상기 스토리지 노드의 실리콘 스페이서 및 실리콘막 표면에 반구형 실리콘을 성장시키는 단계를 더 포함한다.

본 발명에 따르면, 스토리지 노드 형성시에 Ti/TiN막과 텅스텐막을 추가 형성해 줌으로써 상기 스토리지 노드의 붕괴를 방지할 수 있으며, 이에 따라, 제조수율을 향상시킬 수 있음은 물론 소자 신뢰성을 향상시킬 수 있다.

(실시예)

이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 공지의 공정에 따라 스토리지 노드 콘택(32)이 형성된 반도체 기판(31)을 마련한다. 그런다음, 상기 기판(31) 상에 제1산화막(33), 제1질화막(34), 제2산화막(35) 및 제2질화막(36)을 차례로 증착한다.

이어서, 상기 제2질화막(36) 상에 캐패시터 형성 영역을 한정하는 감광막 패턴(37)을 형성한 후, 상기 감광막 패턴(37)을 식각장벽으로 이용해서 상기 제2질화막(36)과 제2산화막(35)을 건식식각하여 제1트렌치(T1)를 형성한다.

도 3b를 참조하면, 감광막 패턴을 제거한 상태에서, 기판 결과물 상에 폴리실리콘 또는 비정질실리콘으로 이루어진 실리콘막을 증착한다. 그런다음, 상기 실리콘막을 블랭킷(blanket) 식각하여 제1트렌치(T1)의 측벽에 실리콘 스페이서(38)를 형성한다.

도 3c를 참조하면, 실리콘 스페이서(38)를 식각장벽으로 이용해서 제1트렌치 아래의 제1질화막(34)과 제1산화막(33)을 건식식각하고, 이를 통해, 스토리지 노드 콘택(32)을 노출시키는 제2트렌치(T2)를 형성한다.

도 3d를 참조하면, 제2트렌치(T2)의 표면 및 잔류된 제2질화막(36) 상에 베리어막인 Ti/TiN막(39)과 텅스텐막(40) 및 폴리실리콘 또는 비정질실리콘으로 이루 어진 실리콘막(41)을 차례로 증착한다. 그런다음, 제2트렌치(T2)를 완전 매립하도록 기판 결과물 상에 절연막, 예컨데, 감광막(42)을 도포한다.

이때, 상기 감광막(42) 대신에 PSG(Phospho Silicate Glass)막과 같은 절연막을 증착하는 것도 가능하다.

도 3e를 참조하면, 제2산화막(35)이 노출될 때까지 감광막, 실리콘막(41), 텅스텐막(40), Ti/TiN막(39) 및 잔류된 제2질화막을 CMP(Chemical Mechanical Polishing)한다.

도 3f를 참조하면, 습식 식각으로 제2트렌치 내에 잔류된 감광막을 제거하고, 연이어, 습식 식각을 통해 노출된 제2산화막을 제거하여 실리콘 스페이서(38), Ti/TiN막(39), 텅스텐막(40) 및 실리콘막(41)으로 이루어진 스토리지 노드(50)를 형성한다.

이때, 상기 스토리지 노드(50)는 비교적 결합력이 강한 Ti/TiN막(39)과 텅스텐막(40)이 삽입되어져 있고, 또한, 그 외측면 하부에는 제1산화막(33)과 제1질화막(34)이 잔류되어 있으므로 제2산화막의 습식 식각시 그 붕괴는 일어나지 않는다.

한편, 감광막 대신에 PSG막이 적용된 경우, 상기 PSG막의 습식 식각시, 제2산화막을 동시에 식각할 수 있다.

도 3g를 참조하면, 상기 스토리지 노드(50) 상에 ONO(Oxide-Nitride-Oxide)막, Ta2O5막, 또는, Al2O3막으로 이루어진 유전체막(51)과 폴리실리콘 재질의 플레이트 노드(52)를 차례로 형성하고, 이 결과로서, 본 발명에 따른 캐패시터(60)를 완성한다.

전술한 바와 같은 본 발명의 방법에 따르면, 스토리지 노드 형성시 Ti/TiN막과 텅스텐막을 삽입시켜 이러한 Ti/TiN막과 텅스텐막이 후속 습식 식각시에 스토리지 노드를 지탱하도록 함으로써, 스토리지 노드의 높이를 높게 하면서도 그 붕괴를 억제할 수 있다.

따라서, 본 발명은 스토리지 노드의 높이를 높게 하면서도 그 붕괴를 억제시킬 수 있는 바, 스토리지 노드 그 자신은 물론 캐패시터의 제조수율 및 신뢰성을 높일 수 있다.

또한, 본 발명의 방법은 텅스텐막의 불균일 증착을 통해 실리콘막의 표면적이 넓어지도록 함으로써, 캐패시터의 용량을 더욱 높일 수 있다.

한편, 전술하지는 않았으나, 본 발명의 방법은 상기 스토리지 노드의 형성 후, 그리고, 상기 유전체막의 증착 전에 상기 스토리지 노드의 실리콘막에 대한 MPS(Meta-stable Poly Silicon) 성장 공정을 수행하여 상기 실리콘 스페이서 및 실리콘막 표면에 반구형 실리콘을 성장시켜 줌으로써 추가적인 용량 증가도 얻을 수 있다.

이상에서와 같이, 본 발명은 스토리지 노드 형성시 Ti/TiN막과 텅스텐막을 삽입시켜 줌으로써 상기 스토리지 노드의 높이를 증가시키면서도 그 붕괴를 방지할 수 있으며, 이에 따라, 제조수율을 향상시킬 수 있으며, 아울러, 소자 신뢰성을 향상시킬 수 있다.

또한, 본 발명은 텅스텐막의 증착 및 MPS 공정을 통해 스토리지 노드의 표면 적을 증가시킴으로써 고집적 반도체 메모리 소자에서 요구하는 대용량의 캐패시터를 구현할 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

1. 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계;

   상기 기판 상에 제1산화막, 제1질화막, 제2산화막 및 제2질화막을 차례로 형성하는 단계;

   상기 제2질화막과 제2산화막을 식각하여 제1트렌치를 형성하는 단계;

   상기 제1트렌치의 측벽에 실리콘 스페이서를 형성하는 단계;

   상기 실리콘 스페이서를 식각장벽으로 이용해서 제1질화막과 제1산화막을 식각하여 스토리지 노드 콘택을 노출시키는 제2트렌치를 형성하는 단계;

   상기 제2트렌치 표면 및 잔류된 제2질화막 상에 Ti/TiN막과 텅스텐막 및 실리콘막을 차례로 증착하는 단계;

   상기 제2트렌치를 매립하도록 기판 결과물 상에 절연막을 형성하는 단계;

   상기 제2산화막이 노출될 때까지 절연막, 실리콘막, 텅스텐막, Ti/TiN막 및 잔류된 제2질화막을 CMP하는 단계;

   상기 잔류된 절연막 및 노출된 제2산화막을 제거하여 실리콘 스페이서, Ti/TiN막, 텅스텐막 및 실리콘막으로 이루어진 스토리지 노드를 형성하는 단계; 및

   상기 스토리지 노드 상에 유전체막과 플레이트 노드를 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 실리콘 스페이서 및 실리콘막은 폴리실리콘 또는 비 정질실리콘으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 절연막은 감광막 또는 PSG(Phospho Silicate Glass)막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 1 항에 있어서, 상기 스토리지 노드를 형성하는 단계 후, 그리고, 상기 유전체막을 형성하는 단계 전,

   MPS(Meta-stable Poly Silicon) 성장 공정을 수행하여 상기 스토리지 노드의 실리콘 스페이서 및 실리콘막 표면에 반구형 실리콘을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 1 항에 있어서, 상기 유전체막은 ONO막, Ta2O5막 및 Al2O3막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.

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