JP2000040804A - 縁の剥落を避ける自己平坦化ｄｒａｍチップ - Google Patents
縁の剥落を避ける自己平坦化ｄｒａｍチップInfo
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】
【課題】 縁の問題を考慮したＤＲＡＭアレイ。
【解決手段】 ＤＲＡＭキャパシタ・セルを形成する為
に使われるダミー酸化物１４が周辺トランジスタ上の所
定位置に残され、ＤＲＡＭアレイと周辺回路の間の高さ
の違いを減少し、縁効果に対して保護する。
に使われるダミー酸化物１４が周辺トランジスタ上の所
定位置に残され、ＤＲＡＭアレイと周辺回路の間の高さ
の違いを減少し、縁効果に対して保護する。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路構造及び
製造方法、特にＤＲＡＭアレイに対する構造と方法に関
する。ＤＲＡＭアレイのブロック図が図１４に示されて
いる。
製造方法、特にＤＲＡＭアレイに対する構造と方法に関
する。ＤＲＡＭアレイのブロック図が図１４に示されて
いる。
【０００２】
【従来の技術及び課題】ＤＲＡＭに於ける縁の問題 ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）
セルは、それに関連したトランジスタの下に埋設される
か又はその上に積重ねられたキャパシタを持っている。
キャパシタがトランジスタの上に積重ねられる場合、そ
の形式は、ビット線の下のキャパシタ（ＣＵＢ）及びビ
ット線の上のキャパシタ（ＣＯＢ）の２種類に分けるこ
とができる。１形式のＤＲＡＭセルが図１２に見られる
ようなクラウン・キャパシタを使っている。この図で
は、ビット線接点６１０がビット線６００から下りてき
て、ビット線接点プラグ６２０と接触する。トランジス
タがゲート６３０を含み、このゲートはフィールド酸化
物隔離部（ＦＯＸ）の上の所定位置に伸びている。クラ
ウン・キャパシタがトランジスタから立上がり、記憶節
層３１、キャパシタ誘電体３２及びプレート層３４を含
む。ＤＲＡＭアレイの製造は、トランジスタ・アレイを
形成した後、ダミー酸化物の厚い層をデポジットし、こ
れによってその上にキャパシタの記憶節を形成する構造
ができる。記憶節が作られた後、酸化物を取除き、これ
は長い湿式エッチ又は気相ＨＦを必要とするが、その後
誘電体層及びプレート層をデポジットする。この方法に
伴う１つの問題が、キャパシタ並びにウェーハの縁の両
方を示す図１０Ａ−Ｃに例示されている。図１０Ａで
は、犠牲酸化物層４１０が示されているが、導電材料の
層４２０をそれに重ねて電極を形成する。これに対し
て、図の右側では、犠牲層及び導電層の両方がウェーハ
の縁の上を伸びている。図１０Ｂでは、導電材料４２０
をエッチバックして記憶節を形成するが、ウェーハの縁
に於けるこのエッチが不均一なパフォーマンスを伴い、
エッチの後、導電層のアーティファクト４２５が残る。
図１０Ｃでは、犠牲層４１０を取除き、更に処理するた
めに電極を露出した状態にするが、縁では、犠牲層を取
除くことによって、導電層のアーティファクト４２５又
はアンダーカットされた破片のような粒子が解放され
る。エッチの間に生ずるこういう粒子は、回路の劣化の
原因になることがある。
セルは、それに関連したトランジスタの下に埋設される
か又はその上に積重ねられたキャパシタを持っている。
キャパシタがトランジスタの上に積重ねられる場合、そ
の形式は、ビット線の下のキャパシタ（ＣＵＢ）及びビ
ット線の上のキャパシタ（ＣＯＢ）の２種類に分けるこ
とができる。１形式のＤＲＡＭセルが図１２に見られる
ようなクラウン・キャパシタを使っている。この図で
は、ビット線接点６１０がビット線６００から下りてき
て、ビット線接点プラグ６２０と接触する。トランジス
タがゲート６３０を含み、このゲートはフィールド酸化
物隔離部（ＦＯＸ）の上の所定位置に伸びている。クラ
ウン・キャパシタがトランジスタから立上がり、記憶節
層３１、キャパシタ誘電体３２及びプレート層３４を含
む。ＤＲＡＭアレイの製造は、トランジスタ・アレイを
形成した後、ダミー酸化物の厚い層をデポジットし、こ
れによってその上にキャパシタの記憶節を形成する構造
ができる。記憶節が作られた後、酸化物を取除き、これ
は長い湿式エッチ又は気相ＨＦを必要とするが、その後
誘電体層及びプレート層をデポジットする。この方法に
伴う１つの問題が、キャパシタ並びにウェーハの縁の両
方を示す図１０Ａ−Ｃに例示されている。図１０Ａで
は、犠牲酸化物層４１０が示されているが、導電材料の
層４２０をそれに重ねて電極を形成する。これに対し
て、図の右側では、犠牲層及び導電層の両方がウェーハ
の縁の上を伸びている。図１０Ｂでは、導電材料４２０
をエッチバックして記憶節を形成するが、ウェーハの縁
に於けるこのエッチが不均一なパフォーマンスを伴い、
エッチの後、導電層のアーティファクト４２５が残る。
図１０Ｃでは、犠牲層４１０を取除き、更に処理するた
めに電極を露出した状態にするが、縁では、犠牲層を取
除くことによって、導電層のアーティファクト４２５又
はアンダーカットされた破片のような粒子が解放され
る。エッチの間に生ずるこういう粒子は、回路の劣化の
原因になることがある。
【０００３】積重ね形ＤＲＡＭセルの高さの違い 縁の問題の他に、キャパシタの高さが、セル・アレイと
周辺区域の間の非常に厳しい地形的な差を生ずる。クラ
ウン・アレイに対して開発されている或る現在のプロセ
スでは、セル・キャパシタの高さは、１，０００ｎｍの
範囲内であるが、フォトリソグラフィ・プロセスは地形
的な差が４００ｎｍ未満に制限される。この為、好まし
くはプロセスの余分の工程又はプロセス時間を使わない
で、そのプロセスに於ける高さの差を小さくする必要が
あるが、これは一般的には更に誘電体をデポジットする
ことによって達成される。更に、十分な静電容量が得ら
れるようにするために、Ｔａ2Ｏ6被膜又はＫの高いその
他の誘電体を必要とするために、高温プロセスを使うこ
とが出来ず、ＢＰＳＧリフローのようなプロセスが排除
される。
周辺区域の間の非常に厳しい地形的な差を生ずる。クラ
ウン・アレイに対して開発されている或る現在のプロセ
スでは、セル・キャパシタの高さは、１，０００ｎｍの
範囲内であるが、フォトリソグラフィ・プロセスは地形
的な差が４００ｎｍ未満に制限される。この為、好まし
くはプロセスの余分の工程又はプロセス時間を使わない
で、そのプロセスに於ける高さの差を小さくする必要が
あるが、これは一般的には更に誘電体をデポジットする
ことによって達成される。更に、十分な静電容量が得ら
れるようにするために、Ｔａ2Ｏ6被膜又はＫの高いその
他の誘電体を必要とするために、高温プロセスを使うこ
とが出来ず、ＢＰＳＧリフローのようなプロセスが排除
される。
【０００４】平坦化に関する関連出願 この出願と同時に係属している米国特許出願０８／８６
５、５７７号は、図１１ＡーＢに見られるように、高さ
の差を取上げている。図１１Ａでは、例えばＢＰＳＧの
ような誘電体層１７０が、完成されたトランジスタ（図
に示していない）を覆う誘電体１１０を含むウェーハの
上にデポジットされる。次に窒化物の保護層１７２がデ
ポジットされ、パターンぎめされて、ハード・マスクと
して作用する。その後、ＤＲＡＭアレイの区域から誘電
体１７０を取除き、空所１８０を形成する。記憶節接点
１１６を形成し、その後空所１８０を、異なるエッチ特
性を持つようにドープされたポリシリコンの交互の層で
埋める。こういうポリシリコン層が選択的にエッチされ
ると、それらが記憶節１３６を形成し、その後、記憶節
をキャパシタ誘電体１２０及びプレート層１２２で覆
う。周辺領域上の所定位置に残された元の誘電体１７０
は、完成されたキャパシタの高さに対応する厚さに選ば
れる。
５、５７７号は、図１１ＡーＢに見られるように、高さ
の差を取上げている。図１１Ａでは、例えばＢＰＳＧの
ような誘電体層１７０が、完成されたトランジスタ（図
に示していない）を覆う誘電体１１０を含むウェーハの
上にデポジットされる。次に窒化物の保護層１７２がデ
ポジットされ、パターンぎめされて、ハード・マスクと
して作用する。その後、ＤＲＡＭアレイの区域から誘電
体１７０を取除き、空所１８０を形成する。記憶節接点
１１６を形成し、その後空所１８０を、異なるエッチ特
性を持つようにドープされたポリシリコンの交互の層で
埋める。こういうポリシリコン層が選択的にエッチされ
ると、それらが記憶節１３６を形成し、その後、記憶節
をキャパシタ誘電体１２０及びプレート層１２２で覆
う。周辺領域上の所定位置に残された元の誘電体１７０
は、完成されたキャパシタの高さに対応する厚さに選ば
れる。
【０００５】
【課題を達成するための手段及び作用】縁の剥落のない
自己平坦化形ＤＲＡＭ この出願は、キャパシタを形成するのにダミー酸化物を
使うとき、アレイをチップの他の部分から分離するため
に「防御壁」を形成することにより、それを周辺区域内
に残すことが出来ることを開示する。アレイの外側の酸
化物が保護層によって覆われ、キャパシタを形成すると
共にダミー酸化物を取除く間、所定位置に残される。保
護層がウェーハの縁の上で連続していて、導電材料の剥
落が起り易い区域を覆って保護すると共に、地形をずっ
と均一にする。次にこの発明を、この発明の重要な実施
例を示すと共に、参照することによって明細書の一部分
として取入れる添付図面について説明する。
自己平坦化形ＤＲＡＭ この出願は、キャパシタを形成するのにダミー酸化物を
使うとき、アレイをチップの他の部分から分離するため
に「防御壁」を形成することにより、それを周辺区域内
に残すことが出来ることを開示する。アレイの外側の酸
化物が保護層によって覆われ、キャパシタを形成すると
共にダミー酸化物を取除く間、所定位置に残される。保
護層がウェーハの縁の上で連続していて、導電材料の剥
落が起り易い区域を覆って保護すると共に、地形をずっ
と均一にする。次にこの発明を、この発明の重要な実施
例を示すと共に、参照することによって明細書の一部分
として取入れる添付図面について説明する。
【０００６】
【実施例】この出願の色々な発明による考えを現在好ま
しいと考えられる実施例について具体的に説明する。し
かし、こういう種類の実施例は、この発明の考えの、数
多くの有利な使い方のほんの数例に過ぎないことを承知
されたい。全体として、この出願の明細書で述べること
は、この出願の請求項に言うどの発明の範囲をも必ずし
も制限するものではない。更に、或る説明は、この発明
の或る特長には該当するが、他の特長には該当しない。
しいと考えられる実施例について具体的に説明する。し
かし、こういう種類の実施例は、この発明の考えの、数
多くの有利な使い方のほんの数例に過ぎないことを承知
されたい。全体として、この出願の明細書で述べること
は、この出願の請求項に言うどの発明の範囲をも必ずし
も制限するものではない。更に、或る説明は、この発明
の或る特長には該当するが、他の特長には該当しない。
【０００７】主な実施例：ビット線の下のキャパシタ形
ＤＲＡＭ ここで説明するプロセスは、ビット線の下のキャパシタ
という構成で使われるクラウン・セルのために開発され
たものであって、クラウン・セル・アレイを製造すると
きのプロセスを含むフローチャートを示す図９、並びに
キャパシタ層の製造を示す図１−７を参照して説明す
る。図１−７は図１３に見られるアレイを簡単にしたも
のであって、キャパシタ・レベルだけを示している。キ
ャパシタを形成する前に、隔離構造を形成し（工程３１
０）、トランジスタを作り（工程３２０）そしてレベル
間誘電体１０をデポジットする。図１に見られるよう
に、厚さ約４０ｎｍの窒化シリコン層１２が、エッチ・
ストッパとして作用するようにデポジットされ、その
後、２００ｎｍのＴＥＯＳ１４をデポジットする。その
後、約７００ｎｍの深さに燐珪酸塩硝子（ＰＳＧ）の厚
い層１６をデポジットする。厚さ約２００ｎｍのポリシ
リコン層１８をデポジットすると共に、パターンぎめし
て、ハード・マスクとして作用するようにする（工程３
３０）。
ＤＲＡＭ ここで説明するプロセスは、ビット線の下のキャパシタ
という構成で使われるクラウン・セルのために開発され
たものであって、クラウン・セル・アレイを製造すると
きのプロセスを含むフローチャートを示す図９、並びに
キャパシタ層の製造を示す図１−７を参照して説明す
る。図１−７は図１３に見られるアレイを簡単にしたも
のであって、キャパシタ・レベルだけを示している。キ
ャパシタを形成する前に、隔離構造を形成し（工程３１
０）、トランジスタを作り（工程３２０）そしてレベル
間誘電体１０をデポジットする。図１に見られるよう
に、厚さ約４０ｎｍの窒化シリコン層１２が、エッチ・
ストッパとして作用するようにデポジットされ、その
後、２００ｎｍのＴＥＯＳ１４をデポジットする。その
後、約７００ｎｍの深さに燐珪酸塩硝子（ＰＳＧ）の厚
い層１６をデポジットする。厚さ約２００ｎｍのポリシ
リコン層１８をデポジットすると共に、パターンぎめし
て、ハード・マスクとして作用するようにする（工程３
３０）。
【０００８】このハード・マスクを使って、キャパシタ
を希望する区域でＰＳＧをエッチして、その上にキャパ
シタ記憶節を形成することが出来るトレンチ２０を形成
する。更に、防御壁とするために、ＤＲＡＭアレイ全体
の周りにトレンチ２２をエッチする（工程３４０）。こ
のエッチは、ＰＳＧ、ＴＥＯＳ及び窒化層をエッチし
て、その下にある酸化物層１０で停止する既知の方法を
使う。その後、ポリシリコン・ハードマスク１８を取除
き、図２に見られる構造にする。
を希望する区域でＰＳＧをエッチして、その上にキャパ
シタ記憶節を形成することが出来るトレンチ２０を形成
する。更に、防御壁とするために、ＤＲＡＭアレイ全体
の周りにトレンチ２２をエッチする（工程３４０）。こ
のエッチは、ＰＳＧ、ＴＥＯＳ及び窒化層をエッチし
て、その下にある酸化物層１０で停止する既知の方法を
使う。その後、ポリシリコン・ハードマスク１８を取除
き、図２に見られる構造にする。
【０００９】非晶質シリコンの同形層３０を約４０ｎｍ
の深さにデポジットする（工程３５０）。フォトレジス
ト層をＣＥＢパターンとしてパターンぎめし、図３に見
られるように、ＤＲＡＭアレイの区域だけを露出する。
の深さにデポジットする（工程３５０）。フォトレジス
ト層をＣＥＢパターンとしてパターンぎめし、図３に見
られるように、ＤＲＡＭアレイの区域だけを露出する。
【００１０】その後、アレイ内で非晶質シリコンをエッ
チバック（工程３６０）し、一番上の面を除く。フォト
レジストを取除くや、アレイの縁が図４に示すように現
れる。
チバック（工程３６０）し、一番上の面を除く。フォト
レジストを取除くや、アレイの縁が図４に示すように現
れる。
【００１１】次に、気相ＨＦを使って、アレイ区域内の
ＰＳＧ １６を剥がし（工程３７０）、非晶質シリコン
３０を残し、これがポリシリコン３１に変換されて、図
５に見られるキャパシタ記憶節を形成する。アレイの外
側のＰＳＧは非晶質シリコン層によって保護されている
ので、このＰＳＧは取除かれない。
ＰＳＧ １６を剥がし（工程３７０）、非晶質シリコン
３０を残し、これがポリシリコン３１に変換されて、図
５に見られるキャパシタ記憶節を形成する。アレイの外
側のＰＳＧは非晶質シリコン層によって保護されている
ので、このＰＳＧは取除かれない。
【００１２】キャパシタの処理を続けて（工程３８
０）、例えば８ｎｍのＴａ2Ｏ6 ３２（薄いので線とし
て示してある）のキャパシタ誘電体を形成すると共に、
７０ｎｍのＴｉＮをデポジットして、図６に見られるよ
うに、導電プレート層３４を形成する。この工程にマス
クを使っていないことに注意されたい。この為、これら
の層は回路の周辺区域の上にも形成される。
０）、例えば８ｎｍのＴａ2Ｏ6 ３２（薄いので線とし
て示してある）のキャパシタ誘電体を形成すると共に、
７０ｎｍのＴｉＮをデポジットして、図６に見られるよ
うに、導電プレート層３４を形成する。この工程にマス
クを使っていないことに注意されたい。この為、これら
の層は回路の周辺区域の上にも形成される。
【００１３】層３０、３２及び３４の要らない部分を取
除く為に、ＣＥＢパターンの逆のパターンにした保護レ
ジスト層を使って（工程３９０）、アレイ区域内にない
Ｔａ 2Ｏ6及び非晶質シリコン各層をエッチし、図７に示
す防御壁４０及びキャパシタ４２を作る。この図で重要
なのは、縁に於けるシリコンの除去が不均一であって
も、シリコンの残っている部分が依然としてその下にあ
る酸化物層に束縛され、その為、縁からの粒子汚染の原
因とならないことである。工程３９０のパターンぎめエ
ッチの代りに、フォトレジストをデポジットし、このレ
ジストをエッチバックして、キャパシタの上には十分な
深さが存在するが、アレイの外側にはレジストが残らな
いようにし、プロセスからマスクを削除することが出来
る。
除く為に、ＣＥＢパターンの逆のパターンにした保護レ
ジスト層を使って（工程３９０）、アレイ区域内にない
Ｔａ 2Ｏ6及び非晶質シリコン各層をエッチし、図７に示
す防御壁４０及びキャパシタ４２を作る。この図で重要
なのは、縁に於けるシリコンの除去が不均一であって
も、シリコンの残っている部分が依然としてその下にあ
る酸化物層に束縛され、その為、縁からの粒子汚染の原
因とならないことである。工程３９０のパターンぎめエ
ッチの代りに、フォトレジストをデポジットし、このレ
ジストをエッチバックして、キャパシタの上には十分な
深さが存在するが、アレイの外側にはレジストが残らな
いようにし、プロセスからマスクを削除することが出来
る。
【００１４】図８はＤＲＡＭアレイを上から見た図であ
る。この図はアレイの縁を示すもので、能動キャパシタ
４２が左上の区域にあり、周辺回路が図示の区域の下側
及び右側に拡がっている。防御壁４０がアレイを取囲
み、整合誤差を見込んで、機能しないキャパシタが壁に
隣接している。
る。この図はアレイの縁を示すもので、能動キャパシタ
４２が左上の区域にあり、周辺回路が図示の区域の下側
及び右側に拡がっている。防御壁４０がアレイを取囲
み、整合誤差を見込んで、機能しないキャパシタが壁に
隣接している。
【００１５】別の実施例：２重クラウン・セル 別の実施例では、形成されるクラウン・セルが、２重ク
ラウンであり、その一例を図１３に示す。
ラウンであり、その一例を図１３に示す。
【００１６】別の実施例：プレート層に対するポリシリ
コン 更に別の実施例では、導電プレート層がポリシリコンの
薄層で形成される。他のパラメータは同じである。
コン 更に別の実施例では、導電プレート層がポリシリコンの
薄層で形成される。他のパラメータは同じである。
【００１７】別の実施例：キャパシタ誘電体としてのＳ
ｉＯ x Ｎ y 更に別の実施例では、キャパシタ誘電体１１８をＳｉＯ
xＮyの薄層で構成することが出来る。他のパラメータは
同じである。
ｉＯ x Ｎ y 更に別の実施例では、キャパシタ誘電体１１８をＳｉＯ
xＮyの薄層で構成することが出来る。他のパラメータは
同じである。
【００１８】別の実施例：記憶節用のＳｉＧｅ又はＳｉ
ＧｅＣ 別の実施例では、記憶節がポリシリコン・ゲルマニウム
又はその代りに炭化ポリシリコン・ゲルマニウムで形成
される。他のパラメータは同じである。
ＧｅＣ 別の実施例では、記憶節がポリシリコン・ゲルマニウム
又はその代りに炭化ポリシリコン・ゲルマニウムで形成
される。他のパラメータは同じである。
【００１９】別の実施例：ビット線の上のキャパシタ形
ＤＲＡＭ この発明をＣＵＢ構造の場合について説明したが、この
発明はビット線の上のキャパシタ（ＣＯＢ）形構造にも
用いることが出来、この場合、犠牲酸化物をデポジット
する前に、ビット線が形成される。
ＤＲＡＭ この発明をＣＵＢ構造の場合について説明したが、この
発明はビット線の上のキャパシタ（ＣＯＢ）形構造にも
用いることが出来、この場合、犠牲酸化物をデポジット
する前に、ビット線が形成される。
【００２０】ここに開示した種類のこの発明の実施例で
は、メモリ・アレイの外側の区域ではキャパシタの高さ
まで伸びる誘電体層を保ちながら、クラウン・セル・キ
ャパシタを含むメモリー・アレイを形成する工程を含む
製造方法が提供される。
は、メモリ・アレイの外側の区域ではキャパシタの高さ
まで伸びる誘電体層を保ちながら、クラウン・セル・キ
ャパシタを含むメモリー・アレイを形成する工程を含む
製造方法が提供される。
【００２１】ここに開示した別の種類のこの発明の実施
例では、丸くした縁を持つウェーハの上に、この丸くし
た縁の少なくとも一部分を含む、メモリー・アレイの外
側の少なくとも或る区域内に誘電体の厚さを保ちなが
ら、垂直に伸びるキャパシタ構造から犠牲誘電体を取除
くことを含むプロセスを用いて、メモリ・アレイを形成
する工程を含む製造方法が提供される。
例では、丸くした縁を持つウェーハの上に、この丸くし
た縁の少なくとも一部分を含む、メモリー・アレイの外
側の少なくとも或る区域内に誘電体の厚さを保ちなが
ら、垂直に伸びるキャパシタ構造から犠牲誘電体を取除
くことを含むプロセスを用いて、メモリ・アレイを形成
する工程を含む製造方法が提供される。
【００２２】ここに開示した更に別の種類のこの発明の
実施例では、（イ）半導体材料の本体の中に第１の複数
個のトランジスタ及び第２の複数個のトランジスタを形
成し、（ロ）前記第１及び第２の複数個のトランジスタ
の両方に重なる誘電体層を形成し、（ハ）第１の複数個
のトランジスタに関連する複数個の記憶節を形成し、前
記誘電体層がその上に記憶節が形成される少なくとも１
つの面を作り、（ニ）複数個の記憶節を形成した工程の
後、第２の複数個のトランジスタの上からは除去しない
が、第１の複数個のトランジスタの上にある誘電体層を
少なくとも部分的に取除く工程を含むＤＲＡＭアレイの
製造方法が提供される。
実施例では、（イ）半導体材料の本体の中に第１の複数
個のトランジスタ及び第２の複数個のトランジスタを形
成し、（ロ）前記第１及び第２の複数個のトランジスタ
の両方に重なる誘電体層を形成し、（ハ）第１の複数個
のトランジスタに関連する複数個の記憶節を形成し、前
記誘電体層がその上に記憶節が形成される少なくとも１
つの面を作り、（ニ）複数個の記憶節を形成した工程の
後、第２の複数個のトランジスタの上からは除去しない
が、第１の複数個のトランジスタの上にある誘電体層を
少なくとも部分的に取除く工程を含むＤＲＡＭアレイの
製造方法が提供される。
【００２３】変更と変形 当業者であれば判るように、この出願に説明したこの発
明の考えは、非常に拡い範囲の用途に互って変更するこ
とが出来、従って、この発明の範囲は、ここに示したど
の特定の例の考えにも制限されず、付与される特許請求
の範囲のみによって限定される。
明の考えは、非常に拡い範囲の用途に互って変更するこ
とが出来、従って、この発明の範囲は、ここに示したど
の特定の例の考えにも制限されず、付与される特許請求
の範囲のみによって限定される。
【００２４】この発明をＣＯＢ及びＣＵＢ形ＤＲＡＭア
レイを含むチップの場合について説明したが、この発明
はこの他の垂直に伸びるＤＲＡＭの設計、即ち、底部接
点から上向きに伸びるキャパシタ、又は垂直キャパシタ
部分を含むキャパシタ、又はキャパシタのフットプリン
トの２倍以上大きい実効キャパシタ面積を持つキャパシ
タを用いたＤＲＡＭにも適用することが出来る。
レイを含むチップの場合について説明したが、この発明
はこの他の垂直に伸びるＤＲＡＭの設計、即ち、底部接
点から上向きに伸びるキャパシタ、又は垂直キャパシタ
部分を含むキャパシタ、又はキャパシタのフットプリン
トの２倍以上大きい実効キャパシタ面積を持つキャパシ
タを用いたＤＲＡＭにも適用することが出来る。
【００２５】以上の説明に関し、更に以下の項目を開示
する。 （１） その高さが、メモリ・アレイの外側の区域に於
けるキャパシタの高さに大体等しいような誘電体層を保
ちながら、半導体ウェーハの上にクラウン・セル・キャ
パシタのアレイを形成する工程を含む製造方法。 （２） 第１項記載の製造方法に於いて、前記誘電体層
が、前記ウェーハの縁の上を伸びている製造方法。 （３） 丸くした縁を持つウェーハの上に、前記丸くし
た縁の少なくとも或る部分を含む、メモリー・アレイの
外側にある少なくとも或る区域内に誘電体の厚さを保ち
ながら、垂直に伸びたキャパシタ構造から犠牲誘電体を
除去することを含むプロセスを使って、メモリー・アレ
イを形成する工程を含む製造方法。 （４） 第３項記載の製造方法に於て、前記垂直に伸び
たキャパシタ構造がクラウン・セルである製造方法。
する。 （１） その高さが、メモリ・アレイの外側の区域に於
けるキャパシタの高さに大体等しいような誘電体層を保
ちながら、半導体ウェーハの上にクラウン・セル・キャ
パシタのアレイを形成する工程を含む製造方法。 （２） 第１項記載の製造方法に於いて、前記誘電体層
が、前記ウェーハの縁の上を伸びている製造方法。 （３） 丸くした縁を持つウェーハの上に、前記丸くし
た縁の少なくとも或る部分を含む、メモリー・アレイの
外側にある少なくとも或る区域内に誘電体の厚さを保ち
ながら、垂直に伸びたキャパシタ構造から犠牲誘電体を
除去することを含むプロセスを使って、メモリー・アレ
イを形成する工程を含む製造方法。 （４） 第３項記載の製造方法に於て、前記垂直に伸び
たキャパシタ構造がクラウン・セルである製造方法。
【００２６】（５） （ａ）半導体材料の本体の中に第
１の複数個のトランジスタ及び第２の複数個のトランジ
スタを形成し、（ｂ）前記第１及び第２の複数個のトラ
ンジスタの両方に重なる誘電体層を形成し、（ｃ）前記
第１の複数個のトランジスタに関連する複数個の記憶節
を形成し、前記誘電体層がその上に前記記憶節を形成す
る少なくとも１つの面となり、（ｄ）前記第２の複数個
のトランジスタの上からは除去しないが、前記第１の複
数個のトランジスタの上にある誘電体層を少なくとも部
分的に除去する工程を含むＤＲＡＭアレイの製造方法。 （６）第５項記載のＤＲＡＭアレイの製造方法に於て、
前記誘電体が燐珪酸塩硝子であるＤＲＡＭアレイの製造
方法。 （７）第５項記載のＤＲＡＭアレイの製造方法に於て、
前記第１の複数個のトランジスタ及び前記複数個の記憶
節が、ＤＲＡＭアレイの一部分であるＤＲＡＭアレイの
製造方法。
１の複数個のトランジスタ及び第２の複数個のトランジ
スタを形成し、（ｂ）前記第１及び第２の複数個のトラ
ンジスタの両方に重なる誘電体層を形成し、（ｃ）前記
第１の複数個のトランジスタに関連する複数個の記憶節
を形成し、前記誘電体層がその上に前記記憶節を形成す
る少なくとも１つの面となり、（ｄ）前記第２の複数個
のトランジスタの上からは除去しないが、前記第１の複
数個のトランジスタの上にある誘電体層を少なくとも部
分的に除去する工程を含むＤＲＡＭアレイの製造方法。 （６）第５項記載のＤＲＡＭアレイの製造方法に於て、
前記誘電体が燐珪酸塩硝子であるＤＲＡＭアレイの製造
方法。 （７）第５項記載のＤＲＡＭアレイの製造方法に於て、
前記第１の複数個のトランジスタ及び前記複数個の記憶
節が、ＤＲＡＭアレイの一部分であるＤＲＡＭアレイの
製造方法。
【００２７】（８） ＤＲＡＭキャパシタ・セルを形成
する為に使われるダミー酸化物１４が周辺トランジスタ
上の所定位置に残され、ＤＲＡＭアレイと周辺回路の間
の高さの違いを減少し、縁効果に対して保護する。
する為に使われるダミー酸化物１４が周辺トランジスタ
上の所定位置に残され、ＤＲＡＭアレイと周辺回路の間
の高さの違いを減少し、縁効果に対して保護する。
【図１】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図２】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図３】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図４】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図５】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図６】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図７】キャパシタを形成する際の途中まで製造された
ＤＲＡＭアレイの断面図。
ＤＲＡＭアレイの断面図。
【図８】アレイを上から見た図で、防御壁を示す。
【図９】キャパシタ・アレイを形成するときの主な工程
を示すフローチャート。
を示すフローチャート。
【図１０】クラウン・セルを形成する従来の方法と、同
じ工程の間のウェーハの縁を示す図で、エッチの際に粒
子が形成されることを示している。
じ工程の間のウェーハの縁を示す図で、エッチの際に粒
子が形成されることを示している。
【図１１】キャパシタ・アレイを含むチップを平坦化す
る方法を示す図。
る方法を示す図。
【図１２】クラウン・キャパシタを用いたビット線の下
のキャパシタ形ＤＲＡＭセルの一例を示す図。
のキャパシタ形ＤＲＡＭセルの一例を示す図。
【図１３】２重クラウン・キャパシタの一例を示す図。
【図１４】ＤＲＡＭアレイのブロック図。
１２ 窒化シリコン層 １４ ＴＥＯＳ １６ ＰＳＧ
Claims (1)
- 【請求項１】 その高さが、メモリ・アレイの外側の区
域に於けるキャパシタの高さに大体等しいような誘電体
層を保ちながら、半導体ウェーハの上にクラウン・セル
・キャパシタのアレイを形成する工程を含む製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9093198P | 1998-06-26 | 1998-06-26 | |
| US090931 | 1998-06-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040804A true JP2000040804A (ja) | 2000-02-08 |
Family
ID=22225004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11180721A Pending JP2000040804A (ja) | 1998-06-26 | 1999-06-25 | 縁の剥落を避ける自己平坦化ｄｒａｍチップ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6130126A (ja) |
| JP (1) | JP2000040804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251763A (ja) * | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232168B1 (en) * | 2000-08-25 | 2001-05-15 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
| US6423609B1 (en) * | 2001-05-18 | 2002-07-23 | Micron Technology, Inc. | Methods of forming capacitors on a wafer, photolithographic methods of forming capacitors on a wafer, and semiconductor wafer |
| US6613690B1 (en) | 2002-07-17 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | Approach for forming a buried stack capacitor structure featuring reduced polysilicon stringers |
| JP4353685B2 (ja) * | 2002-09-18 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286674A (en) * | 1992-03-02 | 1994-02-15 | Motorola, Inc. | Method for forming a via structure and semiconductor device having the same |
| US5534462A (en) * | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
| US5504026A (en) * | 1995-04-14 | 1996-04-02 | Analog Devices, Inc. | Methods for planarization and encapsulation of micromechanical devices in semiconductor processes |
| US5807775A (en) * | 1996-06-24 | 1998-09-15 | Vanguard International Semiconductor Corporation | Method for forming a double walled cylindrical capacitor for a DRAM |
| DE19629835A1 (de) * | 1996-07-24 | 1998-01-29 | Abb Patent Gmbh | Vorrichtung zur Analyse von Flüssigkeiten |
| US5989952A (en) * | 1996-08-30 | 1999-11-23 | Nanya Technology Corporation | Method for fabricating a crown-type capacitor of a DRAM cell |
| US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
| US5770499A (en) * | 1997-05-29 | 1998-06-23 | Texas Instruments Incorporated | Planarized capacitor array structure for high density memory applications |
| TW366594B (en) * | 1998-01-14 | 1999-08-11 | United Microelectronics Corp | Manufacturing method for DRAM capacitor |
| US5956587A (en) * | 1998-02-17 | 1999-09-21 | Vanguard International Semiconductor Corporation | Method for crown type capacitor in dynamic random access memory |
| US5998285A (en) * | 1998-07-30 | 1999-12-07 | Winbond Electronics Corp. | Self-aligned T-shaped process for deep submicron Si MOSFET's fabrication |
-
1999
- 1999-06-24 US US09/339,728 patent/US6130126A/en not_active Expired - Lifetime
- 1999-06-25 JP JP11180721A patent/JP2000040804A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251763A (ja) * | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6130126A (en) | 2000-10-10 |
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