JP2006148052A - 半導体素子の格納電極形成方法 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004140 cleaning Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 17
- 239000011259 mixed solution Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H01L21/321—After treatment
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
【課題】ハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用の酸化膜の損傷、及びコンタクト間のブリッジ現象を防止する。
【解決手段】本発明は半導体素子の格納電極形成方法に関し、特にハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用は酸化膜の損傷、及びコンタクト間のブリッジ現象を防止することができる技術である。
【選択図】図３ｂ
【解決手段】本発明は半導体素子の格納電極形成方法に関し、特にハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用は酸化膜の損傷、及びコンタクト間のブリッジ現象を防止することができる技術である。
【選択図】図３ｂ
Description
本発明は半導体素子の格納電極形成方法に関し、特にハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用の酸化膜の損傷、及びコンタクト間のブリッジ現象を防止することができる技術に関するものである。
最近、半導体素子が高集積化されるに伴いセルの大きさが縮小する。従って、格納電極の表面積に比例する静電容量の確保が難しくなっている。
特に、単位セルが一つのＭＯＳトランジスタとキャパシタで構成されたＤＲＡＭ素子では、広い面積を占めるキャパシタの静電容量を増加させて大きさを縮小させるのが素子製造時の重要な要因である。
特に、単位セルが一つのＭＯＳトランジスタとキャパシタで構成されたＤＲＡＭ素子では、広い面積を占めるキャパシタの静電容量を増加させて大きさを縮小させるのが素子製造時の重要な要因である。
キャパシタの静電容量は（Ｅｏ×Ｅｒ×Ａ）／Ｔに示す。ここで、Ｅｏは真空誘電率、Ｅｒは誘電体膜の誘電率、Ａはキャパシタの面積、そしてＴは誘電体膜の厚さを示す。
キャパシタの静電容量を増加させるため、下部格納電極の表面積を増加させるか誘電体膜の厚さを減少させてキャパシタを形成する。
キャパシタの静電容量を増加させるため、下部格納電極の表面積を増加させるか誘電体膜の厚さを減少させてキャパシタを形成する。
図１ａ〜図１ｃは、従来の技術の実施の形態に係る半導体素子の格納電極形成方法を示す断面図等である。
図１ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層１１を半導体基板（図示省略）の上部に形成する。
下部絶縁層１１の上部にＰＳＧ膜１３とＴＥＯＳ膜１５の積層構造でなる格納電極用の酸化膜１５、１３を形成する。このとき、前記ＴＥＯＳ膜１５はプラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition：以下、ＰＥＣＶＤと記す）法で形成したものである。
図１ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層１１を半導体基板（図示省略）の上部に形成する。
下部絶縁層１１の上部にＰＳＧ膜１３とＴＥＯＳ膜１５の積層構造でなる格納電極用の酸化膜１５、１３を形成する。このとき、前記ＴＥＯＳ膜１５はプラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition：以下、ＰＥＣＶＤと記す）法で形成したものである。
次に、平坦化されたＴＥＯＳ膜１５の上部にハードマスク層パターン１７を形成する。
このとき、ハードマスク層パターン１７は全体表面の上部にポリシリコン膜（図示省略）を蒸着し、格納電極マスク（図示省略）を利用して前記ポリシリコン膜（図示省略）をエッチングし、ＢＯＥ溶液で洗浄して形成する。
図１ｂに示されているように、ハードマスク層パターン１７をマスクとして下部絶縁層１１に形成されたランディングプラグ（図示省略）が露出するまで、格納電極用の酸化膜１５、１３をエッチングして格納電極領域１９を形成する。
このとき、ハードマスク層パターン１７は全体表面の上部にポリシリコン膜（図示省略）を蒸着し、格納電極マスク（図示省略）を利用して前記ポリシリコン膜（図示省略）をエッチングし、ＢＯＥ溶液で洗浄して形成する。
図１ｂに示されているように、ハードマスク層パターン１７をマスクとして下部絶縁層１１に形成されたランディングプラグ（図示省略）が露出するまで、格納電極用の酸化膜１５、１３をエッチングして格納電極領域１９を形成する。
図１ｃに示されているように、ハードマスク層１７を取り除き、全体表面に洗浄工程を行なって格納電極領域１９を増加させる。
このとき、前記洗浄工程は格納電極用の酸化膜のボーイング（bowing）現象を誘発し、洗浄溶液による不規則な損失（loss）により「Ｂ」のように損傷を誘発する。ここで、「Ａ」は洗浄工程前の格納電極用の酸化膜１３、１５を示ものである。
次に、後続工程として格納電極用の導電層（図示省略）を蒸着する場合、「Ｂ」部分を介し隣接した格納電極領域１９の格納電極とブリッジされる。
このとき、前記洗浄工程は格納電極用の酸化膜のボーイング（bowing）現象を誘発し、洗浄溶液による不規則な損失（loss）により「Ｂ」のように損傷を誘発する。ここで、「Ａ」は洗浄工程前の格納電極用の酸化膜１３、１５を示ものである。
次に、後続工程として格納電極用の導電層（図示省略）を蒸着する場合、「Ｂ」部分を介し隣接した格納電極領域１９の格納電極とブリッジされる。
図２ａ〜図２ｃは、従来の技術の他の実施の形態に係る半導体素子の格納電極形成方法を示す断面図等である。
図２ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層２１を半導体基板（図示省略）の上部に形成する。
下部絶縁層２１の上部にＰＳＧ膜２３及びＴＥＯＳ膜２５の積層構造でなる格納電極用の酸化膜を形成する。このとき、ＴＥＯＳ膜２５はＰＥＣＶＤ法で形成する。
図２ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層２１を半導体基板（図示省略）の上部に形成する。
下部絶縁層２１の上部にＰＳＧ膜２３及びＴＥＯＳ膜２５の積層構造でなる格納電極用の酸化膜を形成する。このとき、ＴＥＯＳ膜２５はＰＥＣＶＤ法で形成する。
次に、平坦化エッチングされたＴＥＯＳ膜２５の上部にハードマスク層パターン２７を形成する。
このとき、ハードマスク層パターン２７は全体表面の上部にポリシリコン膜を蒸着し、格納電極マスク（図示省略）を利用して前記ポリシリコン膜をエッチングして形成する。ここで、前記エッチング工程はＨＢｒ／Ｃｌ２／Ｏ２の混合ガスを利用して行なわれる。
このとき、ハードマスク層パターン２７は全体表面の上部にポリシリコン膜を蒸着し、格納電極マスク（図示省略）を利用して前記ポリシリコン膜をエッチングして形成する。ここで、前記エッチング工程はＨＢｒ／Ｃｌ２／Ｏ２の混合ガスを利用して行なわれる。
一方、ハードマスク層パターン２７はエッチング工程時に損傷され予定された「Ｘ」より小さい大きさに形成される。
図２ｂに示されているように、ハードマスク層パターン２７をマスクとして下部絶縁層２１に形成されたランディングプラグ（図示省略）が露出するまで、格納電極用の酸化膜２５、２３をエッチングして格納電極領域２９を形成する。このとき、ハードマスク層パターン２７は「Ｘ」部分より小さい「Ｃ」の大きさに形成される。
図２ｂに示されているように、ハードマスク層パターン２７をマスクとして下部絶縁層２１に形成されたランディングプラグ（図示省略）が露出するまで、格納電極用の酸化膜２５、２３をエッチングして格納電極領域２９を形成する。このとき、ハードマスク層パターン２７は「Ｘ」部分より小さい「Ｃ」の大きさに形成される。
図２ｃに示されているように、ハードマスク層パターン２７を取り除いて格納電極領域２９の表面積を増加させるための洗浄工程を行なう。
このとき、ハードマスク層パターン２７は除去工程の時その下部のＴＥＯＳ膜パターン２５ａの表面がエッチングされ、上部の尖った構造に形成される。
このとき、ハードマスク層パターン２７は除去工程の時その下部のＴＥＯＳ膜パターン２５ａの表面がエッチングされ、上部の尖った構造に形成される。
次に、全体表面の上部に格納電極用の導電層（図示省略）を蒸着し、これを平坦化エッチングして格納電極３１を形成する。
このとき、「Ｃ」のハードマスク層パターン２７の部分で隣接した格納電極３１と互いに連結されたブリッジ現象が発生する（「Ｄ」参照）。
このとき、「Ｃ」のハードマスク層パターン２７の部分で隣接した格納電極３１と互いに連結されたブリッジ現象が発生する（「Ｄ」参照）。
前述のように、従来の技術に係る半導体素子の格納電極形成方法は隣接する格納電極とのブリッジ現象を誘発し、半導体素子の特性及び信頼性を低下させて半導体素子の高集積化を難しくするという問題点がある。
本発明は前記の従来の技術に係る問題点を解決するため、特にハードマスク層パターンを利用して格納電極領域の表面積を増加させ、格納電極用の酸化膜の損傷、及びコンタクト間のブリッジ現象を防止することができる半導体素子の格納電極形成方法を提供することにその目的がある。
本発明に係る半導体素子の格納電極形成方法は、
（ａ）下部絶縁層が備えられた半導体基板上に格納電極用の酸化膜を形成する段階と、
（ｂ）前記格納電極用の酸化膜上に格納電極領域を定義するハードマスクシリサイド層パターンを形成する段階と、
（ｃ）全体表面の上部に洗浄工程を行ない、前記ハードマスクシリサイド層パターンの表面をエッチングする段階と、
（ｄ）前記エッチングされたハードマスクシリサイド層パターンをマスクとしてランディングプラグが露出するまで、前記格納電極用の酸化膜をエッチングし、格納電極を形成する段階とを含むことを特徴とする。
なお、本発明に係る半導体素子の格納電極形成方法は、
（ａ）下部絶縁層が備えられた半導体基板上に格納電極用の酸化膜を形成する段階と、
（ｂ）前記格納電極用の酸化膜上にハードマスク層パターンを形成する段階と、
（ｃ）前記ハードマスク層パターンをマスクとしてランディングプラグを露出するまで、前記格納電極用の酸化膜をエッチングして格納電極領域を形成する段階と、
（ｄ）前記ハードマスク層パターンを含む格納電極領域の表面を洗浄し、前記ハードマスク層パターンを取り除く段階とを含むことを特徴とする。
（ａ）下部絶縁層が備えられた半導体基板上に格納電極用の酸化膜を形成する段階と、
（ｂ）前記格納電極用の酸化膜上に格納電極領域を定義するハードマスクシリサイド層パターンを形成する段階と、
（ｃ）全体表面の上部に洗浄工程を行ない、前記ハードマスクシリサイド層パターンの表面をエッチングする段階と、
（ｄ）前記エッチングされたハードマスクシリサイド層パターンをマスクとしてランディングプラグが露出するまで、前記格納電極用の酸化膜をエッチングし、格納電極を形成する段階とを含むことを特徴とする。
なお、本発明に係る半導体素子の格納電極形成方法は、
（ａ）下部絶縁層が備えられた半導体基板上に格納電極用の酸化膜を形成する段階と、
（ｂ）前記格納電極用の酸化膜上にハードマスク層パターンを形成する段階と、
（ｃ）前記ハードマスク層パターンをマスクとしてランディングプラグを露出するまで、前記格納電極用の酸化膜をエッチングして格納電極領域を形成する段階と、
（ｄ）前記ハードマスク層パターンを含む格納電極領域の表面を洗浄し、前記ハードマスク層パターンを取り除く段階とを含むことを特徴とする。
本発明に係る半導体素子の格納電極形成方法は、隣接する格納電極間のブリッジ現象を防止して半導体素子の製造時に充分な静電容量を確保することができるという効果が得られる。
以下、本発明の好ましい実施の形態を図を参照して詳しく説明する。
図３ａ〜図3ｃは、本発明の好ましい第１の実施の形態に係る半導体素子の格納電極形成方法を示す断面図等である。
図３ａ〜図3ｃは、本発明の好ましい第１の実施の形態に係る半導体素子の格納電極形成方法を示す断面図等である。
図３ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層４１を半導体基板（図示省略）の上部に形成する。
下部絶縁層４１の上部にＰＳＧ膜４３とＴＥＯＳ膜４５を含む積層構造の格納電極用の酸化膜を形成する。このとき、ＴＥＯＳ膜４５はＰＥＣＶＤ法で形成する。
次に、平坦化されたＴＥＯＳ膜４５の上部に格納電極領域を定義するハードマスク層パターン４７を形成する。
このとき、ハードマスク層パターン４７は全体表面の上部にシリサイド膜（図示省略）を蒸着し、格納電極マスク（図示省略）を利用した前記シリサイド膜（図示省略）をエッチングして形成する。
次に、平坦化されたＴＥＯＳ膜４５の上部に格納電極領域を定義するハードマスク層パターン４７を形成する。
このとき、ハードマスク層パターン４７は全体表面の上部にシリサイド膜（図示省略）を蒸着し、格納電極マスク（図示省略）を利用した前記シリサイド膜（図示省略）をエッチングして形成する。
図３ｂに示されているように、ハードマスク層パターン４７を含む全体表面の上部に洗浄工程を行ない、前記ハードマスク層パターン４７の表面をエッチングする。従って、前記洗浄工程でハードマスク層パターン４７の大きさが縮小され格納電極予定領域が増加する。ここで、「Ｅ」部分は前記洗浄工程前のハードマスク層パターン４７の大きさを示したものである。
このとき、前記洗浄工程はＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液、ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液、又はこれらの組合せのうち選択されたいずれか一つで行なわれるのが好ましい。
さらに、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液は２５℃以上の温度で、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏの比率が（１：２：１５）〜（１：５：２５）であるのが好ましく、ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液は７０℃以上の温度で、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏの比率が（１：３：３００）〜（１：６：７００）であるのが好ましい。
一方、前記洗浄工程ではハードマスク層パターン４７のシリサイド膜とＴＥＯＳ膜４５の酸化膜のエッチング速度比は１６：１であるのが好ましく、格納電極領域の大きさに応じて洗浄時間を調節することができる。
さらに、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液は２５℃以上の温度で、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏの比率が（１：２：１５）〜（１：５：２５）であるのが好ましく、ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液は７０℃以上の温度で、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏの比率が（１：３：３００）〜（１：６：７００）であるのが好ましい。
一方、前記洗浄工程ではハードマスク層パターン４７のシリサイド膜とＴＥＯＳ膜４５の酸化膜のエッチング速度比は１６：１であるのが好ましく、格納電極領域の大きさに応じて洗浄時間を調節することができる。
図３ｃに示されているように、ハードマスク層パターン４７をマスクとして前記下部絶縁層４１に形成されたランディングプラグ（図示省略）が露出するまで、前記格納電極用の酸化膜４５、４３をエッチングして格納電極領域４９を形成する。
図４ａ〜図４ｄは、本発明の好ましい第２の実施の形態に係る半導体素子の格納電極形成方法を示す断面図等である。
図４ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層６１を半導体基板（図示省略）の上部に形成する。
図４ａに示されているように、素子分離膜（図示省略）、ゲート電極（図示省略）、ランディングプラグ（図示省略）及びビットライン（図示省略）のような下部構造物を備えた下部絶縁層６１を半導体基板（図示省略）の上部に形成する。
下部絶縁層６１の上部にＰＳＧ膜６３とＴＥＯＳ膜６５を含む積層構造の格納電極用の酸化膜を形成する。このとき、ＴＥＯＳ膜６５はＰＥＣＶＤ法で形成する。
次に、平坦化されたＴＥＯＳ膜６５の上部に格納電極領域を定義するハードマスク層パターン６７を形成する。
このとき、ハードマスク層パターン６７はチタニウム、タングステン、タングステン窒化膜又はこれらの組合せのうち選択されたいずれか一つであるのが好ましい。
一方、ハードマスク層パターン６７を含む全体表面にＢＯＥ溶液を利用した洗浄工程を行なってハードマスク層パターン６７をリセスすることができる。
次に、平坦化されたＴＥＯＳ膜６５の上部に格納電極領域を定義するハードマスク層パターン６７を形成する。
このとき、ハードマスク層パターン６７はチタニウム、タングステン、タングステン窒化膜又はこれらの組合せのうち選択されたいずれか一つであるのが好ましい。
一方、ハードマスク層パターン６７を含む全体表面にＢＯＥ溶液を利用した洗浄工程を行なってハードマスク層パターン６７をリセスすることができる。
図４ｂに示されているように、ハードマスク層パターン６７をマスクとして下部絶縁層６１に形成されたランディングプラグ（図示省略）が露出するまで、格納電極用の酸化膜６５、６３をエッチングして格納電極領域６９を形成する。このとき、格納電極領域６９は「Ｇ」ほどの幅に形成される。
図４ｃに示されているように、ハードマスク層パターン６７を含む格納電極領域６９の表面に洗浄工程を行ない、ハードマスク層パターン６７を取り除く。このとき、前記洗浄工程時に格納電極領域６９の幅は「Ｈ」に増加し、同時にハードマスク層パターン６７は取り除かれる。
ここで、前記洗浄工程はＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を利用した洗浄工程で格納電極領域６９の断面積を増加させる。
このとき、前記洗浄工程は４０〜９０℃の温度でＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏが（１：２：１５）〜（１：６：３）の比率であるＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を利用して行なわれるのが好ましい。
ここで、前記洗浄工程はＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を利用した洗浄工程で格納電極領域６９の断面積を増加させる。
このとき、前記洗浄工程は４０〜９０℃の温度でＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏが（１：２：１５）〜（１：６：３）の比率であるＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を利用して行なわれるのが好ましい。
さらに、前記洗浄工程において格納電極用の酸化膜６３、６５とハードマスク層パターン６７のエッチング速度比は（１：１３００）〜（４：８１００）であるのが好ましい。特に、シリコン酸化膜、ＴＥＯＳ膜、ＢＰＳＧ、チタニウム膜、タングステン膜及びタングステン窒化膜のエッチング速度比はそれぞれ１：４：１３５：１３０８：１９６１：８０８７であるのがさらに好ましい。
図４ｄに示されているように、全体表面の上部に格納電極用の導電層（図示省略）を蒸着し、これを平坦化エッチングして格納電極７１を形成する。
このとき、図４ｂのように損傷したハードマスク層パターン６７の下部に位置するＴＥＯＳ膜パターン６５ａは、後続工程においてそれ以上の損傷がないので格納電極７１間のブリッジ現象を防止することができる。
このとき、図４ｂのように損傷したハードマスク層パターン６７の下部に位置するＴＥＯＳ膜パターン６５ａは、後続工程においてそれ以上の損傷がないので格納電極７１間のブリッジ現象を防止することができる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
４１、６１ 下部絶縁層
４３、６３ ＰＳＧ膜
４５、６５ ＴＥＯＳ膜
４７、６７ ハードマスク層パターン
４９、６９ 格納電極領域
６５ａ ＴＥＯＳ膜パターン
７１ 格納電極
４３、６３ ＰＳＧ膜
４５、６５ ＴＥＯＳ膜
４７、６７ ハードマスク層パターン
４９、６９ 格納電極領域
６５ａ ＴＥＯＳ膜パターン
７１ 格納電極
Claims (10)
- （ａ）下部絶縁層が備えられた半導体基板上に格納電極用の酸化膜を形成する段階と、
（ｂ）前記格納電極用の酸化膜上に格納電極領域を定義するハードマスクシリサイド層パターンを形成する段階と、
（ｃ）全体表面の上部に洗浄工程を行ない、前記ハードマスクシリサイド層パターンの表面をエッチングする段階と、
（ｄ）前記エッチングされたハードマスクシリサイド層パターンをマスクとしてランディングプラグが露出するまで、前記格納電極用の酸化膜をエッチングし、格納電極を形成する段階とを含むことを特徴とする半導体素子の格納電極形成方法。 - 前記洗浄工程はＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏの混合溶液、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏの混合溶液、及びこれらの組合せでなるグループから選択されたいずれか一つで行なわれることを特徴とする請求項１に記載の半導体素子の格納電極形成方法。
- 前記ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏの混合溶液は、２５℃以上の温度で１：（２〜５）：（１５〜２５）の比率でなることを特徴とする請求項２に記載の半導体素子の格納電極形成方法。
- 前記ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏの混合溶液は、７０℃以上の温度で１：（３〜６）：（３００〜７００）の比率でなることを特徴とする請求項２に記載の半導体素子の格納電極形成方法。
- 前記洗浄工程の時ハードマスクシリサイド層パターンと酸化膜のエッチング速度比は１６：１であることを特徴とする請求項２に記載の半導体素子の格納電極形成方法。
- （ａ）下部絶縁層が備えられた半導体基板上に格納電極用の酸化膜を形成する段階と、
（ｂ）前記格納電極用の酸化膜上にハードマスク層パターンを形成する段階と、
（ｃ）前記ハードマスク層パターンをマスクとしてランディングプラグを露出するまで、前記格納電極用の酸化膜をエッチングして格納電極領域を形成する段階と、
（ｄ）前記ハードマスク層パターンを含む格納電極領域の表面を洗浄し、前記ハードマスク層パターンを取り除く段階とを含むことを特徴とする半導体素子の格納電極形成方法。 - 前記ハードマスク層は金属層であることを特徴とする請求項６に記載の半導体素子の格納電極形成方法。
- 前記ハードマスク層パターンは、チタニウム、タングステン、タングステン窒化膜及びこれらの組合せでなるグループから選択されたいずれか一つでなることを特徴とする請求項６に記載の半導体素子の格納電極形成方法。
- 前記洗浄工程は、４０℃〜９０℃の温度と（１：２：１５）〜（１：６：３０）の比率を有するＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏの混合溶液を利用して行われることを特徴とする請求項６に記載の半導体素子の格納電極形成方法。
- 前記洗浄工程の時、酸化膜とハードマスク層のエッチング速度比は（１：１３００）〜（４：８１００）でなることを特徴とする請求項６に記載の半導体素子の格納電極形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040094635A KR100641916B1 (ko) | 2004-11-18 | 2004-11-18 | 반도체소자의 저장전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006148052A true JP2006148052A (ja) | 2006-06-08 |
Family
ID=36386916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005198769A Pending JP2006148052A (ja) | 2004-11-18 | 2005-07-07 | 半導体素子の格納電極形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060105537A1 (ja) |
| JP (1) | JP2006148052A (ja) |
| KR (1) | KR100641916B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7776744B2 (en) * | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7919413B2 (en) * | 2007-08-06 | 2011-04-05 | Industrial Technology Research Institute | Methods for forming patterns |
| US20240234525A9 (en) * | 2022-10-20 | 2024-07-11 | Samsung Electronics Co., Ltd. | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466626A (en) * | 1993-12-16 | 1995-11-14 | International Business Machines Corporation | Micro mask comprising agglomerated material |
| KR100277907B1 (ko) * | 1998-12-17 | 2001-02-01 | 김영환 | 반도체 소자의 캐패시터 형성방법 |
| US6664196B1 (en) * | 1999-03-15 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of cleaning electronic device and method of fabricating the same |
-
2004
- 2004-11-18 KR KR1020040094635A patent/KR100641916B1/ko not_active IP Right Cessation
-
2005
- 2005-06-09 US US11/148,559 patent/US20060105537A1/en not_active Abandoned
- 2005-07-07 JP JP2005198769A patent/JP2006148052A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060055163A (ko) | 2006-05-23 |
| KR100641916B1 (ko) | 2006-11-02 |
| US20060105537A1 (en) | 2006-05-18 |
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