JP4152276B2 - 低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子及びその製造方法 - Google Patents
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Description
本発明は半導体素子及びその製造方法に係り、より詳細には自己整列コンタクト形成工程において低温で原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子及びその製造方法に関する。
半導体素子を製造する工程においてパターンの微細化及び膜質の薄膜化が要求されるにつれてパターン微細化及び膜質薄膜化に有利な原子層蒸着技術がＤＲＡＭ素子を中心に適用が拡大されている。特に、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）技術は膜質の厚さを精度よく制御しやすいので、メモリ素子のキャパシタ誘電膜、拡散防止膜及びゲート誘電膜への適用が次第に拡大されている。
最近半導体素子についての高集積化が進められつつゲートとゲート間の間隔も次第に狭くなって一般的にデザインルールが０.２μｍ前後で自己整列コンタクト（ＳＡＣ：Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）工程が使われている。自己整列コンタクト工程とは、ゲートとゲート間にあるソースやドレーンにコンタクトホールを形成する時、ミスアラインによるコンタクトプラグとゲートパターン間のショートを防止するためにゲートパターンをエッチングバッファとして使用する技術を言う。このように自己整列コンタクトを使用する工程が半導体素子の製造工程に導入されるにつれて自己整列コンタクト工程と関連された周辺工程にも多くの変化を引き起こした。
図１は、従来技術による自己整列コンタクト工程を説明するために示した断面図であり、図２は２次乾式エッチング後、図１のＡ部分に関する拡大断面図である。
図１を参照すれば、半導体基板１０上にゲートパターン２０を形成し、エッチング阻止層３０を積層した後、層間絶縁膜４０で半導体基板上を平坦化させる。次いで層間絶縁膜４０上にフォトレジストパターン５０を形成した後、乾式エッチングを通じてゲートパターン２０間のソース及びドレーン領域を露出させる自己整列コンタクトホール６０を形成する。
前記乾式エッチング時、ゲートパターン２０のゲート電極パターン２２及びシリサイドパターン２４がエッチングされることを防止するために、前記層間絶縁膜４０、例えば酸化膜系列の膜質と高選択比を有する低圧化学気相蒸着（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による窒化膜をゲート上部絶縁膜パターン２６及びゲートスペーサ２８材質として使用する。
また、自己整列コンタクトホールを乾式エッチングで形成する時、半導体基板１０がエッチングされて損傷されることを防止するために、低圧化学気相蒸着による窒化膜をエッチング阻止層３０として使用している。前記エッチング阻止層３０は１００〜２００Å程度の薄い膜質として自己整列コンタクトホール６０を形成するための乾式エッチングで前記層間絶縁膜４０を先にエッチングした後、自己整列コンタクトホール形成のための乾式エッチングとはエッチング方法の異なる２次乾式エッチングによって除去される。
しかし、従来技術による自己整列コンタクト工程は非常に薄いエッチング阻止層３０を２次乾式エッチングで除去する過程において、図２のように半導体基板１０が共にエッチングされてリセスされたり半導体基板１０にエッチング損傷が発生したりするという問題がある。
このような問題の原因はエッチング対象となる膜質が薄くて現在の乾式エッチング技術としてはウェーハ全面に同じ速度でエッチングできず、層間絶縁膜エッチング時にも下部の窒化膜の厚さが一定に管理できないためである。さらに量産時には装備間の偏差のゆえに、薄い膜質を均一にエッチングし難い点がエッチング損傷発生をさらに深刻化させている。
前記半導体基板１０のリセス及びエッチング損傷は、エッチングが相対的に少ないウェーハ中心部にあるＤＲＡＭ素子チップではＴＲＤＬのようなＡＣパラメータ不良を引き起こし、エッチングが相対的に多いウェーハエッジ部位のＤＲＡＭ素子チップではリフレッシュ特性が低下して半導体素子の信頼性を低下させ、歩留まりを落とす原因となっている。
本発明が解決しようとする技術的課題は、エッチング阻止層に他の材質の膜質を使用して半導体基板で発生するリセス及びエッチング損傷の防止できる低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子を提供することである。
本発明が解決しようとする他の技術的課題は、前記低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子の製造方法を提供することである。
前記他の技術的課題を達成するために本発明は、半導体基板上に、最上部及び側壁に６００℃以上の高温で低圧化学気相蒸着によって形成された第１シリコン窒化膜のあるゲートパターンを形成する段階と、前記ゲートパターンの全体と前記半導体基板の全体とを一定の厚さで覆う、前記第１シリコン窒化膜よりも大きなエッチング率を有し密度の低い原子層蒸着により形成された第２シリコン窒化膜を材質とするエッチング阻止層を、５００℃以下の低温で形成する段階と、前記エッチング阻止層が形成された半導体基板上に層間絶縁膜を蒸着する段階と、前記ゲートパターンを利用して前記層間絶縁膜を乾式エッチングでエッチングして自己整列コンタクトホールを形成する段階と、前記自己整列コンタクトホールの領域に露出されたエッチング阻止層を湿式エッチングで除去する段階と、を備え、前記原子層蒸着による第２シリコン窒化膜を材質とするエッチング阻止層を形成するための反応ガスは、シリコンソースにはＳｉＨ ４ 、ＳｉＣｌ ２ Ｈ ２ 、ＳｉＣｌ ４ のうち選択された何れか一つを使用し、窒素ソースにはＮ ２ 、ＮＨ ３ 、Ｎ ２ Ｏのうち選択された何れか一つを使用することを特徴とする
本発明の望ましい実施の形態によれば、前記ゲートパターンを形成する段階は、前記半導体基板上にゲート電極、シリサイド層及び低圧化学気相蒸着による第１シリコン窒化膜を材質とする最上層パターンを積層する段階と、前記ゲート電極、シリサイド層及び最上層パターンの側壁に低圧化学気相蒸着による第１シリコン窒化膜を材質とするゲートスペーサを形成する段階と、を備えることが好ましく、その厚さは１００〜７００Åであることが好ましい。
望ましくは、前記原子層蒸着による第２窒化膜を材質とするエッチング阻止層を形成するための反応ガスは、シリコンソースにはＳｉＨ４、ＳｉＣｌ２Ｈ２、ＳｉＣｌ４のうち選択された何れか一つを使用し、窒素ソースにはＮ２、ＮＨ３、Ｎ２Ｏのうち選択された何れか一つを使用することが好ましい。
また、前記層間絶縁膜はＳｉＯ２、ＢＰＳＧ及びＨＤＰオキシドよりなる酸化膜のうち選択された何れか一つの単一膜あるいはＳｉＯ２、ＢＰＳＧ及びＨＤＰオキシドよりなる酸化膜のうち選択された何れか一つの膜質を含む多層膜を使用することが好ましい。
また、本発明の望ましい実施の形態によれば、前記自己整列コンタクトホールを形成するための乾式エッチングは、前記エッチング阻止層が露出されるまで進めることが望ましく、前記エッチング阻止層を除去するための湿式エッチングはフッ酸（ＨＦ）溶液をエッチング液として使用し、湿式エッチングはＲＣＡ社によって開発されたＳＣ１洗浄法の工程を適用しうる。
本発明によれば、自己整列コンタクトホール形成工程でゲートパターンの最上層及びゲートスペーサ材質の第１窒化膜と湿式エッチングで高選択比を有する第２窒化膜、例えば５００℃以下の低温で原子層蒸着によって形成された膜質をエッチング阻止層として使用して半導体基板にリセスが発生したりエッチング損傷が引き起こされたりする問題を解決しうる。
本発明によれば、自己整列コンタクトホール形成工程でゲートパターンの最上層及びゲートスペーサ材質の第１窒化膜と湿式エッチングで高選択比を有する第２窒化膜、例えば５００℃以下の低温で原子層蒸着によって形成された膜質をエッチング阻止層として使用したので半導体基板にリセスが発生したり、エッチング損傷が引き起こされたりする問題が解決できる。
以下、添付した図面を参照して、本発明の望ましい実施の形態を詳細に説明する。しかし、後述する実施の形態は本発明を限定する意味ではなく、当業者に本発明の開始が実施可能な形態で完全になるように発明の範疇を知らせるために提供される。
本発明はその精神及び必須の特徴を脱せずに他の方式で実施しうる。例えば、以下の望ましい実施の形態においては５００℃以下の低温で原子層蒸着によって形成された第２窒化膜を材質とするエッチング阻止層が自己整列コンタクト工程のゲートパターン上に適用されたが、これを変形して前記第２窒化膜を材質とするエッチング阻止層を自己整列コンタクト工程でない他の工程でエッチング阻止層として使用しても良い。したがって、以下の望ましい実施の形態に記載した内容は例示的なものであり、本発明の技術的範囲を限定する意味ではない。
図５を参照して、本発明による低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子を説明する。
本発明による低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子の構成は、パッド酸化膜（図示せず）が形成されている半導体基板１００と、前記半導体基板１００上に形成され、最上層１０６及びゲートスペーサ１０８が低圧化学気相蒸着による第１窒化膜であるゲートパターン１１０と、前記半導体基板１００及び前記ゲートパターン１１０上をブランケット方式で覆い、低温で原子層蒸着によって形成された第２窒化膜材質であるエッチング阻止層１２０と、前記エッチング阻止層１２０上に形成された層間絶縁膜１３０と、よりなる。
ここで前記エッチング阻止層１２０は本発明の目的を達成する主要な役割を行う。すなわち、酸化膜系列の層間絶縁膜１３０をエッチングして自己整列コンタクトホール（図６の１５０）を形成する乾式エッチングにおいて、前記ゲートパターンの最上層１０６及びゲートスペーサ１０８材質の第１窒化膜より約１〜１.３倍の選択比を有するので、エッチング阻止層の役割を十分に行う。ここで第１窒化膜１０６、１０８は６００℃以上の高温で低圧化学気相蒸着によって形成された膜質である。
また、エッチング阻止層１２０を除去するための二番目の湿式エッチング工程では、第１窒化膜、すなわちゲートパターンの最上層１０６及びゲートスペーサ１０８より約２０倍のエッチング率を有し、密度の低い膜質であるゆえに、半導体基板１００にリセスやエッチング損傷を引き起こさずに除去しうる。
したがって、本発明による低温で原子層蒸着によって形成された第２窒化膜を材質とするエッチング阻止層１２０は、酸化膜系列の層間絶縁膜１３０とは乾式エッチングで高選択比を有し、高温で低圧化学気相蒸着によって形成された第１窒化膜よりは湿式エッチングで高選択比を有する膜質である。
次いで、図３ないし図７を参照して、本発明による低温原子層蒸着による窒化膜をエッチング阻止層として利用する半導体素子の自己整列コンタクト工程を説明する。
図３を参照すれば、パッド酸化膜（図示せず）が形成された半導体基板１００上にゲートパターン１１０を形成する。ここでゲートパターン１１０は半導体基板１００上にゲート酸化膜（図示せず）、ポリシリコン膜を材質とするゲート電極１０２、シリサイド層１０４及び第１窒化膜を材質とする最上層パターン１０６を積層した後、その側壁に第１窒化膜を材質とするゲートスペーサ１０８を形成して作る。この場合、前記ゲートパターン１１０の最上層パターン１０６及びゲートスペーサ１０８は６００℃以上の高温で低圧化学気相蒸着によって作った第１窒化膜材質である。
図４を参照すれば、前記ゲートパターン１１０上及び半導体基板１００の全体をブランケット方式で覆うエッチング阻止層１２０を形成する。前記エッチング阻止層１２０は１００〜５００℃の低温で原子層蒸着によって形成された第２窒化膜材質であり、厚さは１００〜７００Åで形成することが好ましい。前記第２窒化膜、すなわちエッチング阻止層１２０を作るための原子層蒸着方法は、シリコンソースにはＳｉＨ４、ＳｉＣｌ２Ｈ２、ＳｉＣｌ４のうち選択された何れか一つを使用し、窒素ソースにはＮ２、ＮＨ３、Ｎ２Ｏのうち選択された何れか一つを使用して作る。このように原子層蒸着によって形成された第２窒化膜１２０は第１窒化膜１０６、１０８が５００℃以上の高温で低圧化学気相蒸着によって形成された膜質であることを勘案する時に、これよりはるかに低い温度で形成でき、膜質の密度が低いという特性がある。したがって、後続工程で形成される層間絶縁膜１３０をパターニングする時にはエッチング阻止層１２０としての機能を立派に果たす。また、第２窒化膜、すなわちエッチング阻止層１２０の除去のための湿式エッチング工程では下部膜質、例えば半導体基板１００にリセスやエッチング損傷が発生することなくエッチング阻止層１２０を除去しうるという特徴を有する。
図５を参照すれば、前記エッチング阻止層１２０が形成された半導体基板１０上に平坦化のための層間絶縁膜１３０を形成する。前記層間絶縁膜１３０は酸化膜系列であって、ＳｉＯ２、ＢＰＳＧ及びＨＤＰオキシドよりなる酸化膜のうち選択された何れか一つの単一膜あるいはＳｉＯ２、ＢＰＳＧ及びＨＤＰオキシドよりなる酸化膜のうち選択された何れか一つの膜質を含む多層膜を使用して形成する。この場合、必要に応じて前記層間絶縁膜１３０に化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程やリフローのような平坦化工程を進めても良い。
図６を参照すれば、前記層間絶縁膜１３０が形成された半導体基板上にフォトレジストパターン１４０を形成した後、乾式エッチングを通じて前記層間絶縁膜１３０をエッチングして自己整列コンタクトホール１５０を形成する。この場合、前記第２窒化膜を材質とするエッチング阻止層１２０は自己整列コンタクトホール１５０を形成するための乾式エッチング時に、ゲートパターン１１０のシリサイド層パターン１０４やゲート電極パターン１０２がエッチングされることを防止し、前記半導体基板１００にエッチング損傷が発生することを防止する。
図７は、前記図６のＢ部分の拡大断面図であって、Ｂ部分に湿式エッチングを進めた後の結果を表す。
図７を参照すれば、従来は乾式エッチングでエッチング阻止層１２０を除去したが、本発明ではエッチング阻止層１２０材質を低温で原子層蒸着によって形成された第２シリコン窒化膜に変更し、これを除去する工程を湿式エッチングに変更する。この場合、エッチング液にＨＦ溶液を使用し、湿式エッチングはＲＣＡ社によって開発されたＳＣ１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ １）洗浄法の工程を適用しうる。
前記ＲＣＡ社のＳＣ１洗浄法は、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏが１：１：５の比率である洗浄液（８０℃）に１０分間洗浄→純水にリンス→１％のＨＦ液に浸清洗浄→純水にリンス→ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏが１：１：６比率の洗浄液（８０℃）に１０分間洗浄→純水にリンス→スピンドライの順に実施する洗浄法を言う。
本発明は前記実施の形態に限定されず、当業者によって多くの変形が可能なのは明白である。
半導体基板にエッチング損傷が発生するという問題を解決して、半導体素子の信頼性を向上させることができ、また、歩留まりも向上させることができる。
１００ 半導体基板、
１０２ ゲート電極パターン、
１０４ シリサイドパターン、
１０６ 最上層パターン、
１０８ ゲートスペーサ、
１１０ ゲートパターン、
１２０ エッチング阻止層、
１３０ 層間絶縁膜、
１４０ フォトレジストパターン、
１５０ 自己整列コンタクトホール。
１０２ ゲート電極パターン、
１０４ シリサイドパターン、
１０６ 最上層パターン、
１０８ ゲートスペーサ、
１１０ ゲートパターン、
１２０ エッチング阻止層、
１３０ 層間絶縁膜、
１４０ フォトレジストパターン、
１５０ 自己整列コンタクトホール。
Claims (9)
- 半導体基板上に、最上部及び側壁に６００℃以上の高温で低圧化学気相蒸着によって形成された第１シリコン窒化膜のあるゲートパターンを形成する段階と、
前記ゲートパターンの全体と前記半導体基板の全体とを一定の厚さで覆う、前記第１シリコン窒化膜よりも大きなエッチング率を有し密度の低い原子層蒸着により形成された第２シリコン窒化膜を材質とするエッチング阻止層を、５００℃以下の低温で形成する段階と、
前記エッチング阻止層が形成された半導体基板上に層間絶縁膜を蒸着する段階と、
前記ゲートパターンを利用して前記層間絶縁膜を乾式エッチングでエッチングして自己整列コンタクトホールを形成する段階と、
前記自己整列コンタクトホールの領域に露出されたエッチング阻止層を湿式エッチングで除去する段階と、
を備え、
前記原子層蒸着による第２シリコン窒化膜を材質とするエッチング阻止層を形成するための反応ガスは、
シリコンソースにはＳｉＨ ４ 、ＳｉＣｌ ２ Ｈ ２ 、ＳｉＣｌ ４ のうち選択された何れか一つを使用し、
窒素ソースにはＮ ２ 、ＮＨ ３ 、Ｎ ２ Ｏのうち選択された何れか一つを使用することを特徴とする半導体素子の製造方法。 - 前記ゲートパターンを形成する段階は、
前記半導体基板上にゲート電極、シリサイド層及び低圧化学気相蒸着による第１シリコン窒化膜を材質とする最上層パターンを積層する段階と、
前記ゲート電極、シリサイド層及び最上層パターンの側壁に低圧化学気相蒸着による第１シリコン窒化膜を材質とするゲートスペーサを形成する段階と、
を備えることを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第２シリコン窒化膜を形成する温度は１００〜５００℃の範囲であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２シリコン窒化膜は１００〜７００Åの厚さで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記層間絶縁膜はＳｉＯ２、ＢＰＳＧ及びＨＤＰオキシドよりなる酸化膜のうち選択された何れか一つの単一膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記層間絶縁膜はＳｉＯ２、ＢＰＳＧ及びＨＤＰオキシドよりなる酸化膜のうち選択された何れか一つを含む多層膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記自己整列コンタクトホールを形成するための乾式エッチングは、
前記エッチング阻止層が露出されるまで進行することを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記エッチング阻止層を除去するための湿式エッチングは、
フッ酸溶液をエッチング液として使用することを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記エッチング阻止層を除去するための湿式エッチングは、
ＮＨ ４ ＯＨ：Ｈ ２ Ｏ ２ ：Ｈ ２ Ｏが１：１：５の比率である洗浄液（８０℃）で１０分間洗浄し、次に純水でリンスし、次に１％のＨＦ液で浸清洗浄し、次に純水でリンスし、次にＨＣｌ：Ｈ ２ Ｏ ２ ：Ｈ ２ Ｏが１：１：６比率の洗浄液（８０℃）で１０分間洗浄し、次に純水でリンスし、最後にスピンドライの順に行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
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