KR100709578B1 - 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000003990 capacitor Substances 0.000 title claims abstract description 41
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- 230000008021 deposition Effects 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 100
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 abstract description 20
- 239000000463 material Substances 0.000 abstract description 12
- 238000000151 deposition Methods 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000003860 storage Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 238000000635 electron micrograph Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다. 본 발명은 희생산화막 제거를 위한 습식 식각시 식각 용액에 의한 캐패시터 하부 구조의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극용 TiN막 증착 후 식각 용액에 대한 브로킹 특성을 가진 물질막(예컨대, 폴리실리콘막)을 증착하는 방식을 제안한다. 이 경우, 하부전극용 TiN막에 균열이 발생한 경우에도 상기 물질막이 식각 용액을 브로킹해 주기 때문에 캐패시터 하부 구조의 손실을 방지할 수 있다.
실린더형 캐패시터, TiN 하부전극, 희생산화막, 식각 용액, 브로킹 폴리실리콘막
Description
도 1a 내지 도 1f는 종래기술에 따를 실린더형 캐패시터 형성 공정을 나타낸 단면도.
도 2는 스토리지노드 벙커 현상을 설명하기 위한 도면.
도 3은 균열이 형성된 TiN막의 전자현미경 사진.
도 4는 스토리지노드 벙커(SN bunker)가 발생한 웨이퍼의 전자현미경 사진.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
22 : 질화막
23 : 희생산화막
24 : 하부전극용 TiN막
25 : 폴리실리콘막
26 : 유전체 박막
27 : 상부전극용 전도막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다.
DRAM을 비롯한 반도체 메모리 소자 제조 공정 분야에서는 큰 틀에 있어서는 기존의 기술을 이용하면서 더 작은 디자인 룰을 가진 소자를 제작하는 것이 핵심적인 연구 과제라 할 수 있다. 그렇게 해야 저비용으로 많은 칩을 제작하여 생산성을 향상시킬 수 있기 때문이다.
따라서, 메모리 셀을 이루는 소자 중 가장 중요한 캐패시터 형성 기술 또한 기존 공정을 대부분 유지하면서 원하는 캐패시턴스를 확보할 수 있는 캐패시터 구조를 구현하는 방향으로 개선되어 왔다. 그 중 한 방향은 고유전율을 가지는 절연막을 적용하려는 것이며, 다른 한 방향은 캐패시터 하부전극의 표면적을 효과적으로 증대시키는 것이다.
또한, 캐패시터 하부전극의 표면적을 증대시키는 방법으로는 하부전극의 높이를 증대시키는 방법과 하부전극의 양면을 모두 이용하는 방법이 있는데, 후자는 통상 실린더형 캐패시터라 불리는 구조를 형성하는 것이라 하겠다.
한편, 종래에는 캐패시터 상/하부전극 재료로서 도핑된 폴리실리콘막을 사용하여 왔다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 특히 하부전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스의 저하 문제가 따랐다.
이에 캐패시터 전극 재료로서 금속을 적용하는 기술에 대한 연구가 진행 중에 있으며, 현재 양산 중인 DRAM에는 특히 티타늄나이트라이드(TiN)를 하부전극 재료로 사용하는 실린더형 캐패시터가 적용되고 있다.
도 1a 내지 도 1f는 종래기술에 따를 실린더형 캐패시터 형성 공정을 나타낸 단면도이다.
종래기술에 따른 실린더형 캐패시터 형성 공정은, 우선 도 1a에 도시된 바와 같이 하부전극 콘택용 폴리실리콘 플러그(11)를 포함하는 하부 구조가 형성된 기판(10) 전체 구조 상부에 식각정지막으로서 질화막(12)을 증착한 다음, 그 상부에 희생산화막(13)(통상 PSG/TEOS 산화막 적층 구조로 형성함)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(13) 및 질화막(12)을 선택적으로 제거한다. 여기서, 캐패시터 하부 구조를 형성하는 과정을 간략히 살펴보면, 우선 실리콘 기판 상에 소자분리막을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막을 성장시킨다. 다음으로, 게이트 산화막이 형성된 전체 구조 상부에 게이트 전극용 전도막 및 하드마스크 질화막을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다. 이어서, 노출된 활성영역에 LDD 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 질화막 스페이서를 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시한다. 계속하여, 전체 구조 상부에 층간절연막을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막이 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택을 형성한다. 다음으로, 전체 구조 상부에 층간절연막을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인을 형성한다. 이어서, 다시 전체 구조 상부에 층간절연막을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택용 폴리실리콘 플러그(11)를 형성한다.
계속하여, 희생산화막(13)이 선택적으로 제거된 전체 구조 표면을 따라 CVD 방식으로 Ti막(도시되지 않음)을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(11) 표면에 Ti 실리사이드막(도시되지 않음)을 형성하고, 희생산화막(13)의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거한 다음, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 하부전극용 TiN막(14)을 증착한다.
이어서, 도 1c에 도시된 바와 같이 전면 건식식각 공정을 통해 하부전극용 TiN막(14)을 단위 하부전극 별로 분리한다.
다음으로, 도 1d에 도시된 바와 같이 습식 식각(통상 BOE(Buffered Oxide Etchant)를 사용함)을 실시하여 노출된 희생산화막(13)을 제거한다.
이러한 과정을 통해 상기 도 1e에 도시된 바와 같이 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막(15) 증착 및 상부전극용 전도막(16) 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.
한편, 전술한 캐패시터 형성 공정을 진행함에 있어서, 희생산화막(13)을 제거하기 위한 습식 식각 공정시 하부전극용 TiN막(14)이 식각 용액에 대해 브로킹막으로 작용하여야 한다. 하부전극용 TiN막(14)은 통상 200∼400Å 두께로 증착되는데, 종횡비가 높은 캐패시터 홀에서의 스텝 커버리지를 확보하기 위하여 증착시 TiN막 내 TiCl2 함량을 조절하고 있다. 이 과정에서 캐패시터 홀 바닥 부분의 하부전극용 TiN막(14)에 균열이 발생하고, 이 균열이 도 2에 도시된 바와 같이 후속 습식 식각 공정시 식각 용액의 침투 경로로 작용하여 캐패시터 하부 구조(특히, 층간절연막)의 손실(이를 스토리지노드 벙커라 함)을 유발하는 문제점이 있었다. 한편, 이러한 캐패시터 하부 구조의 손실은 페일을 유발하여 소자의 신뢰도 및 수율을 저하시키는 요인이 되고 있다.
도 3은 균열이 형성된 TiN막의 전자현미경 사진이며, 도 4는 스토리지노드 벙커(SN bunker)가 발생한 웨이퍼의 전자현미경 사진이다.
본 발명은 상기과 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 희생산화막 제거를 위한 습식 식각시 식각 용액에 의한 캐패시터 하부 구조의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기의 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 공정을 통해 캐패시터 하부 구조가 형성된 기판 상부에 희생산화막을 형성하는 단계; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계; 상기 희생산화막이 선택적으로 제거된 전체 구조 표면을 따라 하부전극용 티타늄나이트라이드막을 형성하는 단계; 상기 하부전극용 티타늄나이트라이드막이 형성된 전체 구조 표면을 따라 산화막 식각 용액에 대한 브로킹 특성을 가진 물질막을 형성하는 단계; 상기 희생산화막 상부에 존재하는 상기 물질막 및 상기 하부전극용 티타늄나이트라이드막을 제거하는 단계; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 상기 하부전극용 티타늄나이트라이드막의 일부에 잔류하는 상기 물질막을 제거하는 단계; 및 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법이 제공된다.
바람직하게, 상기 물질막으로 폴리실리콘막을 적용한다.
바람직하게, 상기 물질막은 등방성 플라즈마 식각을 통해 제거한다.
나아가, 상기 등방성 플라즈마 식각은 NF3/He/O2 혼합 가스를 플라즈마 소오스로 사용하여 수행하는 것이 바람직하다.
바람직하게, 상기 하부전극용 티타늄나이트라이드막은 200∼400Å 두께로 증착한다.
바람직하게, 상기 물질막은 50∼200Å 두께로 증착한다.
나아가, 상기 등방성 플라즈마 식각은 300∼1000W의 RF 전력과 100W 이하의 바이어스 전력 조건으로 진행하는 것이 바람직하다.
나아가, 상기 등방성 플라즈마 식각은 500mTorr 이상의 고압 하에서 진행하는 것이 바람직하다.
본 발명에서는 하부전극용 TiN막 증착 후 식각 용액에 대한 브로킹 특성을 가진 물질막(예컨대, 폴리실리콘막)을 증착하는 방식을 제안한다. 이 경우, 하부전극용 TiN막에 균열이 발생한 경우에도 상기 물질막이 식각 용액을 브로킹해 주기 때문에 캐패시터 하부 구조의 손실을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 실린더형 캐패시터 형성 공정은 우선, 도 2a에 도시된 바와 같이 하부전극 콘택용 폴리실리콘 플러그(21)를 포함하는 하부 구조가 형성된 기판(20) 전체 구조 상부에 식각정지막으로서 질화막(22)을 증착한 다음, 그 상부에 희생산화막(23)(통상 PSG/TEOS 산화막 적층 구조로 형성함)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(23) 및 질화막(22)을 선택적으로 제거한다. 계속하여, 희생산화막(23)이 선택적으로 제거된 전체 구조 표면을 따라 CVD 방식으로 Ti막(도시되지 않음)을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(21) 표면에 Ti 실리사이드막(도시되지 않음)을 형성하고, 희생산화막(23)의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거한 다음, 전체 구조 표면을 따라 하부전극용 TiN막(24) 및 폴리실리콘막(25)을 증착한다. 이때, 하부전극용 TiN막(14)은 200∼400Å 두께로 증착하며, 폴리실리콘막(25)은 50∼200Å 두께로 증착하는 것이 바람직하다.
이어서, 전면 건식식각 공정을 통해 하부전극용 TiN막(24)을 단위 하부전극 별로 분리한다. 이때, 하부전극용 TiN막(24) 및 폴리실리콘막(25)은 TCP 플라즈마 소스 등을 사용하는 플라즈마 식각 장비에서 불소계 또는 염소계 가스를 사용하여 동시에 식각이 가능하다.
계속하여, 도 5b에 도시된 바와 같이 BOE 또는 불산 용액을 사용하여 습식 식각을 실시하여 노출된 희생산화막(23)을 제거한다.
다음으로, 도 5c에 도시된 바와 같이 하부전극용 TiN막(24)의 일부면에 잔류 하는 폴리실리콘막(25)을 등방성 플라즈마 식각 공정을 통해 제거한다. 이때, ICP, MDS, ECR, HELICAL 등의 플라즈마 소스 타입을 가지는 플라즈마 식각 장비를 사용하여, 300∼1000W의 RF 전력과 100W 이하의 바이어스 전력 조건으로 500mTorr 이상의 고압 하에서, NF3/He/O2 혼합 가스를 플라즈마 상태로 공급함으로써 하부전극용 TiN막(24)의 손실을 최소화하면서 폴리실리콘막(25)에 대한 등방성 식각이 유도되도록 한다.
이러한 과정을 통해 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막(26) 증착 및 상부전극용 전도막(27) 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.
상기와 같은 공정을 실시하면, 하부전극용 TiN막(24) 증착시 크랙이 발생한 경우에도 후속 희생산화막(23) 제거를 위한 습식 식각 공정시 폴리실리콘막(25)이 식각 용액을 브로킹하는 역할을 하기 때문에 스토리지노드 벙커 현상을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 소개한 하부전극용 TiN막 증착 이전의 기반 공정 들은 소자의 종류 및 공정 선택에 따라 달라질 수 있다.
또한, 전술한 실시예에서는 식각 용액을 브로킹하기 위한 물질막으로 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 희생산화막 및 하부전극용 TiN막과 식각 선택비를 가지며, 식각 용액의 침투를 브로킹할 수 있는 정도의 막질을 가진 다른 물질막을 적용하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 스토리지노드 벙커 현상을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과를 기대할 수 있다.
Claims (8)
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- 소정의 공정을 통해 캐패시터 하부 구조가 형성된 기판 상부에 희생산화막을 형성하는 단계;하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계;상기 희생산화막이 선택적으로 제거된 전체 구조 표면을 따라 하부전극용 티타늄나이트라이드막을 형성하는 단계;상기 하부전극용 티타늄나이트라이드막이 형성된 전체 구조 표면을 따라 폴리실리콘막을 형성하는 단계;상기 희생산화막 상부에 존재하는 상기 폴리실리콘막 및 상기 하부전극용 티타늄나이트라이드막을 제거하는 단계;습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계;NF3/He/O2 혼합 가스를 플라즈마 소오스로 사용하는 등방성 플라즈마 식각을 수행하여 상기 하부전극용 티타늄나이트라이드막의 일부에 잔류하는 상기 폴리실리콘막을 제거하는 단계; 및유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법.
- 제4항에 있어서,상기 하부전극용 티타늄나이트라이드막은 200∼400Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
- 제5항에 있어서,상기 폴리실리콘막은 50∼200Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040050294A KR100709578B1 (ko) | 2004-06-30 | 2004-06-30 | 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법 |
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|---|---|---|---|
| KR1020040050294A KR100709578B1 (ko) | 2004-06-30 | 2004-06-30 | 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060001226A KR20060001226A (ko) | 2006-01-06 |
| KR100709578B1 true KR100709578B1 (ko) | 2007-04-20 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050294A KR100709578B1 (ko) | 2004-06-30 | 2004-06-30 | 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100709578B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8969167B2 (en) | 2012-08-29 | 2015-03-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device with capacitors using mold structure and protection layer |
| US11488958B2 (en) | 2019-10-29 | 2022-11-01 | Samsung Electronics Co., Ltd. | Semiconductor device electrodes including fluorine |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919552B1 (ko) * | 2007-10-31 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000000030A (ko) * | 1999-04-30 | 2000-01-15 | 유진명 | 인공위성/지적/측지체계를이용한묘지정보관리시스템 |
| KR20040002596A (ko) * | 2002-06-19 | 2004-01-07 | 스미토모 고무 고교 가부시키가이샤 | 도전성 엘라스토머 조성물, 도전성 롤러, 및 도전성 벨트 |
| KR20040029823A (ko) * | 2002-10-02 | 2004-04-08 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
| KR20040036019A (ko) * | 2002-10-23 | 2004-04-30 | 삼성전자주식회사 | 실린더형 스토리지 노드를 가지는 반도체 장치 |
-
2004
- 2004-06-30 KR KR1020040050294A patent/KR100709578B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20000000030A (ko) * | 1999-04-30 | 2000-01-15 | 유진명 | 인공위성/지적/측지체계를이용한묘지정보관리시스템 |
| KR20040002596A (ko) * | 2002-06-19 | 2004-01-07 | 스미토모 고무 고교 가부시키가이샤 | 도전성 엘라스토머 조성물, 도전성 롤러, 및 도전성 벨트 |
| KR20040029823A (ko) * | 2002-10-02 | 2004-04-08 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
| KR20040036019A (ko) * | 2002-10-23 | 2004-04-30 | 삼성전자주식회사 | 실린더형 스토리지 노드를 가지는 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8969167B2 (en) | 2012-08-29 | 2015-03-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device with capacitors using mold structure and protection layer |
| US11488958B2 (en) | 2019-10-29 | 2022-11-01 | Samsung Electronics Co., Ltd. | Semiconductor device electrodes including fluorine |
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| Publication number | Publication date |
|---|---|
| KR20060001226A (ko) | 2006-01-06 |
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