KR100844935B1 - 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법 - Google Patents

랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(landing plug contact, LPC) 형성 공정에 관한 것이다. 본 발명은 랜딩 플러그 콘택 오픈을 위한 베리어 질화막 식각시 실리콘 기판 손실을 최소화할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 랜딩 플러그 콘택 오픈을 위한 베리어 질화막 식각시 C4F8, C5F8, C4F6 등의 카본-리치(carbon-rich) CF계 가스를 소오스 가스로 사용하여 건식 식각을 수행한다. 이 경우, 베리어 질화막 식각 과정에서 다량의 폴리머가 생성되어 실리콘 기판에서 식각 정지를 유도할 수 있어 실리콘 기판 손실을 50Å 이하로 줄일 수 있게 된다.
랜딩 플러그 콘택, 베리어 질화막, 실리콘 기판 손실, 카본-리치 CF계 가스, 폴리머

Description

랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법{Method for fabricating semiconductor device with landing plug contact structure}
도 1a 내지 도 1c는 종래기술에 따른 랜딩 플러그 콘택 형성 공정도.
도 2는 본 발명의 일 실시예에 따른 랜딩 플러그 콘택홀 식각 공정도.
* 도면의 주요 부분에 대한 부호의 설명
본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(landing plug contact, LPC) 형성 공정에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(self-aligned contact, SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 베리어 질화막을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩 플러그 콘택을 사용하여 오버레이 마진을 증대시키는 방법을 적용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 랜딩 플러그 콘택 형성 공정도이다.
종래기술에 따른 랜딩 플러그 콘택 형성 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 게이트 산화막(12), 워드라인(게이트 전극)(13)을 형성한다. 여기서, 워드라인(13) 상부에는 하드 마스크 질화막(14)이 워드라인(13) 측벽에는 측벽 스페이서 질화막(15)이 형성되어 있다. 이어서, 전체 구조 표면을 따라 자기정렬 식각을 위한 베리어 질화막(16)을 증착한 다음, 전체 구조 상부에 평탄화된 층간절연막(17)을 증착한다.
다음으로, 도 1b에 도시된 바와 같이 LPC 마스크를 사용하여 층간절연막(17) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 포토레지스트 패턴을 식각 베리어로 사용하여 층간절연막(17)을 건식 식각한다.
이어서, 도 1c에 도시된 바와 같이 CF4 가스를 소오스 가스로 사용하여 베리어 질화막(16)을 식각하여 콘택 영역을 오픈시키고, 포토레지스트 패턴을 제거한다.
이후, 폴리실리콘 증착 및 에치백 공정(또는 CMP 공정)을 실시하여 랜딩 플러그 콘택을 형성한다.
통상적으로, 베리어 질화막(16)을 식각함에 있어서, CF4, CHF3, CH2F2 , CH3F 등의 CF계 가스를 소오스 가스로 사용하고 있는데, 베리어 질화막(16)의 레지듀를 제거하기 위한 과도 식각 과정에서 100Å 이상의 실리콘 기판(10) 손실이 발생하고 있다. 이러한 실리콘 기판 손실은 콘택 저항을 증가시키고 리프레시 특성을 저하시키는 요인이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 랜딩 플러그 콘택 오픈을 위한 베리어 질화막 식각시 실리콘 기판 손실을 최소화할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 산화막이 형성된 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 전체 구조 표면을 따라 베리어 질화막을 형성하는 단계; 상기 베리어 질화막이 형성된 전체 구조 상부에 층간절연막을 형성하는 단계; 랜딩 플러그 콘택 형성 영역의 상기 층간절연막을 선택 식각하는 단계; 및 노출된 상기 베리어 질화막을 식각하여 상기 실리콘 기판을 노출시키되, 카본-리치(carbon-rich) CF계 가스를 소오스 가스로 사용하여 건식 식각을 실시하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명은 랜딩 플러그 콘택 오픈을 위한 베리어 질화막 식각시 C4F8, C5F 8, C4F6 등의 카본-리치(carbon-rich) CF계 가스를 소오스 가스로 사용하여 건식 식각을 수행한다. 이 경우, 베리어 질화막 식각 과정에서 다량의 폴리머가 생성되어 실리콘 기판에서 식각 정지를 유도할 수 있어 실리콘 기판 손실을 50Å 이하로 줄일 수 있게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 랜딩 플러그 콘택홀 식각 공정도이다.
본 실시예에서는 상기 도 1a 내지 도 1b에 도시된 공정을 동일하게 수행하고, 다만 베리어 질화막 식각 공정의 레시피를 변경하였다.
본 실시예에 따른 랜딩 플러그 콘택 형성 공정은, 우선 실리콘 기판(20) 상에 소자분리막(21), 게이트 산화막(22), 워드라인(게이트 전극)(23)을 형성한다. 여기서, 워드라인(23) 상부에는 하드 마스크 질화막(24)이 워드라인(23) 측벽에는 측벽 스페이서 질화막(25)이 형성되어 있다. 이어서, 전체 구조 표면을 따라 자기정렬 식각을 위한 베리어 질화막(도시되지 않음)을 증착한 다음, 전체 구조 상부에 평탄화된 층간절연막(도시되지 않음)을 증착한다.
다음으로, LPC 마스크를 사용하여 층간절연막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 포토레지스트 패턴을 식각 베리어로 사용하여 층간절연 막을 건식 식각한다.
이어서, C4F8 가스를 소오스 가스로 사용하여 베리어 질화막을 건식 식각하여 콘택 영역을 오픈시키고, 포토레지스트 패턴을 제거한다. 이때, C4F8 가스를 대신하여 C5F8, C4F6 등의 카본-리치(carbon-rich) CF계 가스를 사용할 수 있으며, Ar, He, O2, N2 중 적어도 어느 하나를 첨가하여 식각을 수행할 수도 있다. 한편, 베리어 질화막 식각 과정에서 생성된 폴리머는 후속 포토레지스트 패턴 제거시 또는 후속 세정 공정을 통해 제거한다.
이후, 폴리실리콘 증착 및 에치백 공정(또는 CMP 공정)을 실시하여 랜딩 플러그 콘택을 형성한다.
전술한 바와 같이 본 발명에서는 C4F8, C5F8, C4F 6 등의 카본-리치 CF계 가스를 소오스 가스로 사용하여 베리어 질화막을 건식 식각하여 콘택 영역을 오픈시킨다. 카본-리치 CF계 가스는 다량의 폴리머를 유발하여 실리콘 기판 노출시 식각 정지가 유발되도록 한다. 한편, 베리어 질화막 식각시 RF 파워, 압력, 온도 등의 조건을 변화시키면 베리어 질화막의 식각 속도를 조절할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 랜딩 플러그 콘택 오픈을 위한 베리어 질화막 식각시 실리콘 기판의 손실을 최소화하여 콘택 저항 특성 및 리프레시 특성을 개선할 수 있으며, 이로 인하여 소자의 신뢰도 개선을 기대할 수 있다.

Claims (4)

  1. 게이트 산화막이 형성된 실리콘 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 전체 구조 표면을 따라 베리어 질화막을 형성하는 단계;
    상기 베리어 질화막이 형성된 전체 구조 상부에 층간절연막을 형성하는 단계;
    랜딩 플러그 콘택 형성 영역의 상기 층간절연막을 선택 식각하는 단계; 및
    노출된 상기 베리어 질화막을 식각하여 상기 실리콘 기판을 노출시키되, 카본-리치(carbon-rich) CF계 가스를 소오스 가스로 사용하여 건식 식각을 실시하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 카본-리치 CF계 가스는 C4F8, C5F8, C4F6 중 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 건식 식각을 실시하는 단계에서,
    상기 카본-리치 CF계 가스에 Ar, He, O2, N2 중 적어도 어느 하나의 가스를 더 첨가하여 상기 건식 식각을 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 건식 식각을 실시하는 단계에서 발생한 폴리머를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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