KR100390815B1 - 게이트전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 F를 포함하는 식각 가스를 이용하여 비반사막을 제거한 후 SF6/N2를 이용하여 전극물질을 식각함으로써, 비반사막의 잔류에 따른 자기 정렬 콘택 형성시의 하드마스크 손실을 방지할 수 있으며, 종말점 검출 결함에 의한 기판의 어택 또한 방지할 수 있는 게이트전극 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 게이트전극용 제1전도층, 제2전도층, 하드마스크 및 비반사막을 차례로 형성하는 제1단계; 상기 비반사막 및 상기 하드마스크를 선택적으로 식각하여 게이트전극 구조를 정의하는 제2단계; F가 포함된 가스를 이용하여 상기 제2전도층의 일부를 선택적으로 식각함과 동시에 상기 비반사막을 제거하는 제3단계; 및 상기 잔류하는 제2전도층 및 상기 제1전도층을 선택적으로 식각하는 제4단계를 포함하여 이루어지는 게이트전극 형성 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 게이트전극 형성 방법에 관한 것으로, 더욱 상세하게는 기판의 어택을 최소화하며 비반사막을 효과적으로 제거할 수 있는 게이트전극 형성 방법에 관한 것이다.
게이트전극은, FET(Field Effect Transistor) 등의 제어 전극으로 게이트에 인가되는 전압으로 채널 영역의 도전 특성을 제어하도록 하는 것 뿐만아니라, DRAM(Dynamic Random Access Memory) 등의 메모리 소자에서 셀영역 및 주변 영역에서 워드라인 등을 이루는 반도체 소자의 가장 핵심적인 역할을 담당하고 있는 바, 반도체 소자의 고집적화에 따라 게이트전극 또한 내부의 저항 감소 및 전도성 향상 등을 위해 폴리실리콘과 W 및 후속 식각 공정에 따른 전극의 손실을 방지하기 위한 하드마스크 등의 다수의 층이 적층된 구조로 변화하였으며, 이러한 다층의 막을 차례로 증착한 후 식각 공정을 통해 게이트전극 구조를 형성함에 따른 문제점 또한 존재하게 된다.
도 1a 내지 도 1c 및 도 2a 내지 도 2b는 종래기술에 따른 게이트전극 형성 공정 및 그에 따른 문제점을 도시한 단면도로서, 이하 첨부한 도면을 참조하여 상세하게 설명한다.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드 산화막과 소스/드레인 접합 등이 형성된 기판(10) 상에 산화막 등의 게이트 절연막(11)과 게이트전극용 폴리실리콘막(12)과 게이트전극용 텅스텐 실리사이드 또는 텅스텐 질화막(13)과 게이트전극용 텅스텐막(14) 및 질화막 등의 하드마스크(15)를 차례로 증착한 후, 게이트전극 형성을 위한 리소그라피(Lithography) 공정시 노광에 따른 난반사를 방지하며, 감광막의 접착력을 증대시키기 위해 하드마스크(15) 상에 SiON 등의 비반사막(16)을 도포한다.
이어서, 감광막 패턴(도시하지 않음)을 형성하며, 상기 감광막 패턴(도시하지 않음)을 마스크로 하여 비반사막(16) 및 하드마스크(15)를 식각한다.
다음으로 도 1b에 도시된 바와 같이, 텅스텐막(14) 및 텅스텐 질화막(13)을 선택적으로 제거하는 바, SF6/N2를 주가스로 한 건식식각을 이용한다. 이어서, 도면에 도시되지는 않았지만, 폴리실리콘막(12) 및 게이트 절연막(11)을 선택적으로 식각하여 게이트전극을 형성하는 바, 이 때는 Cl2또는 HBr 등을 이용한다.
한편, 비반사막(16)은 막 특성 상 Cl2또는 HBr 등에는 완전한 제거가 이루어지지 않아 최종 프로파일에서도 하드마스크(15) 상에 잔류하게 된다.
이는 후속 공정시 심각한 문제를 일으키는 바, 이를 도 2a 내지 도 2b를 참조하여 상세하게 설명한다.
도 2a는 상술한 바와 같은 공정을 거친 후 자기 정렬 콘택(Self Align Contact; 이하 SAC라 함) 공정시 하드마스크(15)의 손실을 방지하며, 산화막 등에 대한 식각선택비를 높이기 위한 길화막 계열의 식각방지막(17)을 전체 구조 표면을 따라 형성한 다음, BPSG(Boro Phospho Silicate Glass) 등을 이용하여층간절연막(18)을 형성한 후, SAC 공정을 적용하는 바, 층간절연막(18)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 콘택홀(19)을 형성한다.
그러나, SiON 등의 비반사막(16)은 SAC 공정에 사용되는 CF 계열의 식각가스에 대한 배리어 특성이 질화막 계열의 하드마스크(15)에 현저하게 떨어지므로 도시된 '20'과 같이 하드마스크(15)의 심각한 손실을 초래하게 되어 손실 깊이(Loss depth, A)가 증가하게 된다.
또한, 도 2b에 도시된 바와 같이, 콘택 플러그(21)를 형성한 후 화학 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정 진행시 상기 손실 깊이 만큼 연마 타겟(Target)이 증가하게 되므로 하드마스크(15)는 계속해서 감소하게 되며, 콘택 식각시 '22'와 같이 하드마스크(15)가 오픈되어 게이트전극과 플러그(21) 간의 단락 등의 문제가 발생하게 된다.
따라서, 이러한 비반사막의 잔류를 방지하기 위해 도 1c에 도시된 바와 같이, 해결책(Break-through)으로서 CF4또는 NF3등의 F계열 가스를 이용하여 비반사막(16)을 제거한 후 후속 공정을 진행할 경우, 비반사막(16)은 거의 제거가 되나, 종말점(End Of Point; 이하 EOP라 함) 검출 신호의 변화에 의해 텅스텐막(14) 식각시 종말점 검출 결함(EOP detection fail)이 빈번하게 발생하여 식각 공정의 재현성을 확보하기가 힘들며, '17'과 같이 기판의 어택(Attack) 등이 발생하게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, F를포함하는 식각 가스를 이용하여 비반사막을 제거한 후 SF6/N2를 이용하여 전극물질을 식각함으로써, 비반사막의 잔류에 따른 자기 정렬 콘택 형성시의 하드마스크 손실을 방지할 수 있으며, 종말점 검출 결함에 의한 기판의 어택 또한 방지할 수 있는 게이트전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 게이트전극 형성 공정을 도시한 단면도,
도 2a 내지 도 2b는 종래기술의 게이트전극 형성에 따른 문제점을 도시한 단면도,
도 1a 내지 도 1c 및 도 3은 본발명의 일실시예에 따른 게이트전극 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판
11 : 게이트 절연막
12 : 폴리실리콘막
13 : 텅스텐 질화막
14 : 텅스텐막
15 : 히드마스크
23 : 스페이서
상기와 같은 문제점을 해결하기 위해 본 발명은, 소정 공정이 완료된 기판 상에 게이트전극용 제1전도층, 제2전도층, 하드마스크 및 비반사막을 차례로 형성하는 제1단계; 상기 비반사막 및 상기 하드마스크를 선택적으로 식각하여 게이트전극 구조를 정의하는 제2단계; F가 포함된 가스를 이용하여 상기 제2전도층의 일부를 선택적으로 식각함과 동시에 상기 비반사막을 제거하는 제3단계; 및 상기 잔류하는 제2전도층 및 상기 제1전도층을 선택적으로 식각하는 제4단계를 포함하여 이루어지는 게이트전극 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1b 및 도 3은 본 발명의 일실시예에 따른 게이트전극 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드 산화막과 소스/드레인 접합 등이 형성된 기판(10) 상에 산화막 등의 게이트 절연막(11)과 게이트전극용 폴리실리콘막(12)과 게이트전극용 텅스텐 실리사이드 또는 텅스텐 질화막(13)과 게이트전극용 텅스텐막(14) 및 질화막 등의 하드마스크(15)를 차례로 증착한 후, 게이트전극 형성을 위한 리소그라피(Lithography) 공정시 노광에 따른 난반사를 방지하며, 감광막의 접착력을 증대시키기 위해 하드마스크(15) 상에 SiON 등의 비반사막(16)을 도포한다.
이어서, 감광막 패턴(도시하지 않음)을 형성하며, 상기 감광막 패턴(도시하지 않음)을 마스크로 하여 비반사막(16) 및 하드마스크(15)를 식각한다.
여기서, 비반사막(16)은 SiON, 산화막, 질화막, 금속계 산화막, 금속계 질화막 또는 금속계 산화질화막 등을 이용하며, 비반사막(16) 및 하드마스크(15)의 식각은 CF 계열의 가스 즉, CxFy(x는 1 내지 5, y는 1 내지 10)를 이용한다.
다음으로 도 3에 도시된 바와 같이, F가 포함된 가스를 이용하여 텅스텐막(14)의 일부를 선택적으로 식각함과 동시에 상기 비반사막(16)을 제거한다.
구체적으로, -10℃ 내지 60℃의 온도 및 3 mTorr 내지 50 mTorr의 압력 하에서 500Å/min 내지 2000Å/min의 식각 속도로 진행하며, 플라즈마, 반응성 이온 식각(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching), TCP(Transfomer Coupled Plasma) 또는 ICP(Inductive Coupled Plasma) 등을 이용한다.
또한, 상기 F계열의 가스는, CxFy(x는 1 내지 5, y는 1 내지 10), CxHyFz(x,y,z는 1 내지 3) 또는 SxFy(x는 1 내지 5, y는 1 내지 10) 등을 이용하는 바, 과도식각을 방지하기 위해 20 SCCM 내지 150 SCCM의 유량을 이용하며, Cl2, Ar, N2, O2, He, Ne, Xe 등의 가스를 부가적으로 첨가할 수 있는 바, 0 SCCM 내지 2000 SCCM의 유량을 사용한다.
따라서, EOP 검출 단계에서 반응용기(Chamber)에서의 분위기 변화를 억제시키는 효과를 나타내며, 비반사막(16)을 효과적으로 제거할 수 있게 된다.
이어서, 폴리실리콘막(12) 및 게이트 절연막(11)을 선택적으로 식각한 다음, 게이트전극 측벽에 스페이서(23)를 형성한다.
상기한 바와 같이 이루어지는 본 발명은, F를 포함하는 가스를 이용하여 텅스텐막을 식각함과 동시에 비반사막을 제거함으로써, 비반사막의 잔류에 따른 후속 공정 마진을 확보할 수 있으며, EOP 검출 결함을 효과적으로 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 게이트전극의 손실 및 종말점 검출 결함을 방지하여 후속 공정의 마진을 향상시킬 수 있어, 궁극적으로 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (6)
- 반도체 소자 제조 방법에 있어서,소정 공정이 완료된 기판 상에 게이트전극용 제1전도층, 제2전도층, 하드마스크 및 비반사막을 차례로 형성하는 제1단계;상기 비반사막 및 상기 하드마스크를 선택적으로 식각하여 게이트전극 구조를 정의하는 제2단계;F가 포함된 가스를 이용하여 상기 제2전도층의 일부를 선택적으로 식각함과 동시에 상기 비반사막을 제거하는 제3단계; 및상기 잔류하는 제2전도층 및 상기 제1전도층을 선택적으로 식각하는 제4단계를 포함하여 이루어지는 게이트전극 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 식각은, -10℃ 내지 60℃의 온도 및 3 mTorr 내지 50 mTorr의 압력 하에서 실시하는 것을 특징으로 하는 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 식각은, 500Å/min 내지 2000Å/min의 식각 속도로 실시하는것을 특징으로 하는 게이트전극 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 식각은, 플라즈마, 반응성 이온 식각, MERIE(Magnetically Enhanced Reactive Ion Etching), TCP(Transfomer Coupled Plasma) 또는 ICP(Inductive Coupled Plasma) 중 어느 하나를 이용하는 것을 특징으로 하는 게이트전극 형성 방법.
- 제 1 항에 있어서,상기 F계열의 가스는, CxFy(x는 1 내지 5, y는 1 내지 10), CxHyFz(x,y,z는 1 내지 3) 또는 SxFy(x는 1 내지 5, y는 1 내지 10) 중 어느 하나인 것을 특징으로 하는 게이트전극 형성 방법.
- 제 1 항에 있어서,상기 제3단계의 식각시, 20 SCCM 내지 150 SCCM의 상기 F계열 가스에 0 SCCM 내지 2000 SCCM의 Cl2, Ar, N2, O2, He, Ne, Xe 중 적어도 어느 하나의 가스를 더 포함하는 것을 특징으로 하는 게이트전극 형성 방법.
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