KR20050002086A - 플래쉬 메모리 소자 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 액티브 영역에 대한 플로팅 게이트의 오버레이 마진을 확보하기 위해 나이트라이드 하드 마스크층과 오프셋 나이트라이드 스페이서를 이용하여 플로팅 게이트를 형성함에 있어, 플로팅 게이트용 폴리실리콘층과 나이트라이드 하드 마스크층 사이에 제 1 옥사이드층을 형성하고, 폴리실리콘층을 패터닝하여 폴리실리콘층의 노출된 부분에 제 2 옥사이드층을 형성하여 폴리실리콘층을 제 1 및 제 2 옥사이드층으로 둘러싸인 상태에서 나이트라이드 하드 마스크층 및 오프셋 나이트라이드 스페이서를 제거하므로, 제거 공정에 의한 폴리실리콘층의 침식이 방지되어 양호한 형상의 플로팅 게이트를 형성할 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 양호한 형상의 플로팅 게이트를 형성할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자에서, 플로팅 게이트 형성 공정은 소자의 디자인 룰(design rule)이 작아짐에 따라 중요한 공정 중의 하나로 부각되고 있다. 즉, 플로팅 게이트 형성 공정은 브릿지(bridge) 현상을 고려해야 하고, 소자 구동에 필요한 최소한의 커플링 비(coupling ratio)를 확보하기 위한 노력이 필요하는 등 소자의 크기 및 특성을 결정짓는 공정(critical process) 중의 하나이다. 특히, 플래쉬 메모리 소자는 플로팅 게이트와 컨트롤 게이트로 이루어진 스택 게이트 구조이며, 플로팅 게이트는 액티브 영역을 반드시 덮어야 하므로, 액티브 영역과 플로팅 게이트간의 오버레이 마진(overlay margin)이 소자의 고집적화 및 전기적 특성을 결정짓는 중요한 변수가 되고 있다.
종래 플로팅 게이트 형성 공정은 플로팅 게이트와 액티브 영역간의 오버레이 마진을 확보하기 위하여 플로팅 게이트용 마스크를 사용한 식각 공정시 이웃하는 플로팅 게이트간의 공간을 좁게 하면서 플로팅 게이트의 식각 면을 수직 형상(vertical profile)이 되도록 하였다. 그러나, 이 방법은 반도체 소자의 고집적화로 소자가 축소(device shrink)되어 감에 따라 포토리소그라피의 오버레이 컨트롤 한계로 인하여 적용이 불가능하게 되었다. 이를 해결하기 위한 다른 방법으로, 플로팅 게이트간의 공간을 포토리소그라피의 한계 보다 넓게 하면서 플로팅 게이트용 마스크를 사용한 식각 공정시 플로팅 게이트의 식각 면을 경사 형상(slope profile)이 되도록 하거나, 나이트라이드 하드 마스크층과 오프셋 나이트라이드 스페이서를 이용한 식각 공정을 적용하고 있다.
도 1a 내지 도 1c는 나이트라이드 하드 마스크층과 오프셋 나이트라이드 스페이서를 이용하는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 격리층(12)을 형성하여 액티브 영역을 정의(define)한다. 전체 구조상에 터널 옥사이드층(13), 폴리실리콘층(14) 및 나이트라이드 하드 마스크층(15)을 순차적으로 형성한 후, 플로팅 게이트용 마스크(도시 않음)를 사용한 식각 공정으로 나이트라이드 하드 마스크층(15)을 패터닝하고, 패터닝된 나이트라이트 하드 마스크층(15)의 측벽에 오프셋(offset) 나이트라이드 스페이서(16S)를 형성한다. 패터닝된 나이트라이드 하드 마스크층(15) 및 오프셋 나이트라이드 스페이서(16S)를 식각 마스크로 한 식각 공정으로 폴리실리콘층(14)을 패터닝한다.
도 1b를 참조하면, 식각 마스크로 사용된 나이트라이드 하드 마스크층(15) 및 오프셋 나이트라이드 스페이서(16S)를 제거한다. 이때, 패터닝된폴리실리콘층(14)의 노출된 측벽(A)이 제거 공정 동안 식각 손상(etch damage)을 받아 침식(attack)된다.
도 1c를 참조하면, 패터닝된 폴리실리콘층(14)을 포함한 전체 구조상에 유전체층(17) 및 도전층(18)을 순차적으로 형성한 후, 컨트롤 게이트용 마스크(도시 않음)를 사용한 자기정렬 식각공정으로 도전층(18), 유전체층(17) 및 패터닝된 폴리실리콘층(14)을 식각하여 플로팅 게이트(14)와 컨트롤 게이트(18)로 이루어진 스택 게이트 구조를 완성한다.
상기한 종래 방법에서, 폴리실리콘층(14)의 침식 정도는 나이트라이드 하드 마스크층(15) 및 오프셋 나이트라이드 스페이서(16S)의 제거 공정 동안 식각 손상 정도와 연관이 있으며, 식각 손상을 가장 많이 받는 폴리실리콘층(14)의 측벽(A)에서 침식 정도가 가장 심하다. 또한, 식각 손상을 받지 않는 폴리실리콘층(14)의 상부는 그 정도가 측벽(A)보다 심하지 않지만 어느 정도의 침식이 발생한다. 이러한 침식으로 인하여 폴리실리콘층(14)의 표면은 매우 거칠게(rough)되어 후속 공정으로 형성되는 유전체층(17)의 두께 불균일 현상을 초래하게 되어 소자의 전기적 특성 및 신뢰성을 저하시키게 된다.
따라서, 본 발명은 나이트라이드 하드 마스크층과 오프셋 나이트라이드 스페이서를 이용한 식각 공정으로 플로팅 게이트를 형성할 때 식각 손상으로 인한 침식이 발생되지 않도록 하여 양호한 형상의 플로팅 게이트를 형성할 수 있는 플래쉬메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 소자 격리층
13, 23: 터널 옥사이드층 14, 24: 폴리실리콘층 (플로팅 게이트)
15, 25: 하드 마스크층 26: 오프셋 나이트라이드층
16S, 26S: 오프셋 나이트라이드 스페이서 17, 27: 유전체층
18, 28: 도전층 (컨트롤 게이트) 30: 포토레지스트 패턴
200: 제 1 옥사이드층 210: 반사 방지층
220: 제 2 옥사이드층 250: 패턴
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조 방법은 소자 격리층이 형성된 반도체 기판 상에 터널 옥사이드층, 폴리실리콘층, 제 1 옥사이드층, 하드 마스크층 및 반사방지막을 순차적으로 형성하고, 상기 반사 방지막 상에 플로팅 게이트용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 사용한 식각 공정으로 상기 반사방지막 및 상기 하드 마스크층을 패터닝하여 다수의 패턴들을 형성하는 단계; 상기 포토레지스트 패턴을 제거하고, 상기 패턴들의 측벽에 오프셋 나이트라이드 스페이서를 형성하는 단계; 상기 오프셋 나이트라이드 스페이서를 갖는 상기 패턴들을 식각 마스크로 한 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계; 상기 패터닝된 폴리실리콘층의 측벽에 제 2 옥사이드층을 형성하는 단계; 상기 오프셋 나이트라이드 스페이서 및 상기 패턴들을 제거하는 단계; 상기 제 1 및 제 2 옥사이드층을 제거하고, 상기 패터닝된 폴리실리콘층을 포함한 전체 구조상에 유전체층 및 도전층을 순차적으로 형성하는 단계; 및 자기정렬 식각공정으로 상기 패터닝된 폴리실리콘층까지 식각하여 플로팅 게이트 및 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2i는 나이트라이드 하드 마스크층과 오프셋 나이트라이드 스페이서를 이용하는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)에 소자 격리층(22)을 형성하여 다수의 액티브 영역들을 정의(define)한다. 전체 구조상에 터널 옥사이드층(23), 폴리실리콘층(24), 제 1 옥사이드층(200), 하드 마스크층(25) 및 반사방지막(210)을 순차적으로 형성한다. 플로팅 게이트용 마스크를 사용한 포토리소그라피 공정으로 포토레지스트 패턴(30)을 반사방지막(210) 상에 형성한다.
상기에서, 제 1 옥사이드층(200)은 약 100 Å이하, 바람직하게는 20 ~ 80 Å의 두께로 형성한다. 하드 마스크층(25)은 나이트라이드나 옥시나이트라이드 (Oxynitride)를 600 ~ 2000 Å의 두께로 증착하여 형성한다. 이때, 증착 방법은 플라즈마 강화 화학기상증착법(PECVD)이나 저압화학기상증착법(LPCVD)을 적용한다.
도 2b를 참조하면, 포토레지스트 패턴(30)을 사용한 식각 공정으로 반사방지막(210) 및 하드 마스크층(25)을 패터닝하여 다수의 패턴들(250)을 형성한다. 이후, 포토레지스트 패턴(30)을 제거(strip)한다.
상기에서, 식각 공정은 셀의 좁은 지역에서 하드 마스크층(25)이 약 100 Å이하의 두께로 남도록 식각 타겟(etch target)을 설정하여 실시한다. 식각 공정시 식각 가스로 CHF3/CF4, CHF3/CF4/O2또는 CHF3/CF4/O2/Ar을 사용한 건식 식각법으로 식각 형상(etch profile)이 수직(vertical)되도록 한다. 이때, 식각 장비로 ICP(inductively couple plasma) 타입, ECR(electron cyclotron resonance) 타입 또는 RIE(reactive ion etching) 타입을 적용한다.
도 2c를 참조하면, 웨이퍼를 세정하고, 패터닝된 반사방지막(210)/하드 마스크층(25)로 된 다수의 패턴들(250)을 포함한 전체 구조 상에 오프셋 나이트라이드층(26)을 형성한다.
상기에서, 오프셋 나이트라이드층(26)의 증착 두께는 다수의 패턴들(250) 사이의 공간과 최종 공간 차이의 1/2로 플로팅 게이트 디자인 룰(floating gate design rule)에 의해 결정된다. 오프셋 나이트라이드층(26)은 저압화학기상증착법으로 형성한다.
도 2d를 참조하면, 스페이서 식각 공정으로 오프셋 나이트라이드층(26), 얇은 두께로 남은 하드 마스크층(25) 및 제 1 옥사이드층(200)을 식각하여 다수의 패턴들(250)의 측벽에 오프셋 나이트라이드 스페이서(26S)를 형성한다.
상기에서, 오프셋 나이트라이드 스페이서(26S) 형성을 위한 스페이서 식각 공정은 식각 가스로 CHF3/CF4, CHF3/CF4/O2또는 CHF3/CF4/O2/Ar을 사용한 건식 식각법으로 실시하며, 식각 장비로 ICP(inductively couple plasma) 타입, ECR(electron cyclotron resonance) 타입 또는 RIE(reactive ion etching) 타입을적용한다.
도 2e를 참조하면, 오프셋 나이트라이드 스페이서(26S)를 갖는 다수의 패턴들(250)을 식각 마스크로 한 식각 공정으로 폴리실리콘층(24)을 패터닝한다. 패터닝된 폴리실리콘층(24)의 식각 손상을 제거하기 위하여, 웨이퍼 세정 공정 후에 열처리 공정을 실시한다.
상기에서 폴리실리콘층(24)의 식각 공정은 식각 가스로 Cl 베이스, HBr 베이스 또는 F 베이스를 사용한 건식 식각법으로 식각 형상(etch profile)이 수직(vertical)되도록 하며, 식각 장비로 ICP(inductively couple plasma) 타입, ECR(electron cyclotron resonance) 타입 또는 RIE(reactive ion etching) 타입을 적용한다. 열처리 공정은 폴리실리콘층(24)의 노출된 부위가 산화되지 않도록 N2가스 또는 H2가스 분위기에서 실시하거나, 식각 손상을 제거하기 위해 리덕션(reduction) 분위기에서 실시한다.
도 2f를 참조하면, 패터닝된 폴리실리콘층(24)의 측벽에 제 2 옥사이드층(220)을 형성한다. 이로 인하여, 패터닝된 폴리실리콘층(24)은 제 1 및 제 2 옥사이드층(200 및 220)으로 둘러싸이게 된다. 제 2 옥사이드층(220)은 폴리 산화공정(poly oxidation process)이나 산화물 증착 공정을 통해 약 100 Å이하, 바람직하게는 20 ~ 80 Å의 두께로 형성한다.
도 2g를 참조하면, 오프셋 나이트라이드 스페이서(26S) 및 패턴들(250)을 제거한다. 이때, 패터닝된 폴리실리콘층(24)을 둘러싸고 있는 제 1 및 제 2 옥사이드층(200 및 220)은 제거 공정시 식각 손상으로 인한 폴리실리콘층(24)의 침식 현상을 방지하는 역할을 한다.
도 2h를 참조하면, 제 1 및 제 2 옥사이드층(200 및 220)을 제거한다. 제거 공정은 HF가 첨가된 용액을 사용하는 옥사이드 습식 식각법으로 식각 타겟이 100 Å이 넘지 않도록 실시한다.
도 2i를 참조하면, 패터닝된 폴리실리콘층(24)을 포함한 전체 구조상에 유전체층(27) 및 도전층(28)을 순차적으로 형성한 후, 컨트롤 게이트용 마스크(도시 않음)를 사용한 자기정렬 식각공정으로 도전층(28), 유전체층(27) 및 패터닝된 폴리실리콘층(24)을 식각하여 플로팅 게이트(24)와 컨트롤 게이트(28)로 이루어진 스택 게이트 구조를 완성한다. 도전층(28)은 폴리실리콘이나 폴리실리콘과 금속실리사이드가 적층된 구조나, 기타 컨트롤 게이트로 사용되는 모든 물질로 형성한다.
상기한 본 발명의 실시예는 플래쉬 메모리 소자의 플로팅 게이트 형성 공정을 중심으로 설명하였지만, 본 발명의 원리는 포토리소그라피의 오버레이 컨트롤 한계로 인하여 형성할 수 없는 반도체 소자의 패턴 예를 들어, 워드라인, 비트라인, 금속배선 등의 형성 공정에 적용할 수 있다.
상술한 바와 같이, 본 발명은 나이트라이드 하드 마스크층과 오프셋 나이트라이드 스페이서를 이용한 식각 공정으로 플로팅 게이트를 형성할 때, 얇은 옥사이드층을 적용하여 플로팅 게이트용 폴리실리콘층에 식각 손상으로 인한 침식이 발생되지 않도록 하므로, 양호한 형상의 플로팅 게이트를 형성할 수 있어, 소자의 성능 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.
Claims (8)
- 폴리실리콘층이 형성된 반도체 기판이 제공되는 단계;상기 폴리실리콘층 상에 제 1 옥사이드층을 형성하는 단계;상기 제 1 옥사이드층 상에 하드 마스크층을 형성하는 단계;상기 하드 마스크층을 패터닝하여 다수의 패턴들을 형성하는 단계;상기 패턴들의 측벽에 오프셋 나이트라이드 스페이서를 형성하는 단계;상기 오프셋 나이트라이드 스페이서를 갖는 상기 패턴들을 식각 마스크로 한 식각 공정으로 폴리실리콘층을 패터닝하는 단계;상기 패터닝된 폴리실리콘층의 측벽에 제 2 옥사이드층을 형성하는 단계;상기 오프셋 나이트라이드 스페이서 및 상기 패턴들을 제거하는 단계; 및상기 제 1 및 제 2 옥사이드층을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 소자 격리층이 형성된 반도체 기판 상에 터널 옥사이드층, 폴리실리콘층, 제 1 옥사이드층, 하드 마스크층 및 반사방지막을 순차적으로 형성하고, 상기 반사 방지막 상에 플로팅 게이트용 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 사용한 식각 공정으로 상기 반사방지막 및 상기 하드 마스크층을 패터닝하여 다수의 패턴들을 형성하는 단계;상기 포토레지스트 패턴을 제거하고, 상기 패턴들의 측벽에 오프셋 나이트라이드 스페이서를 형성하는 단계;상기 오프셋 나이트라이드 스페이서를 갖는 상기 패턴들을 식각 마스크로 한 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계;상기 패터닝된 폴리실리콘층의 측벽에 제 2 옥사이드층을 형성하는 단계;상기 오프셋 나이트라이드 스페이서 및 상기 패턴들을 제거하는 단계;상기 제 1 및 제 2 옥사이드층을 제거하고, 상기 패터닝된 폴리실리콘층을 포함한 전체 구조상에 유전체층 및 도전층을 순차적으로 형성하는 단계; 및자기정렬 식각공정으로 상기 패터닝된 폴리실리콘층까지 식각하여 플로팅 게이트 및 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 및 제 2 옥사이드층은 20 ~ 80 Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 하드 마스크층은 나이트라이드나 옥시나이트라이드로 형성하는 플래쉬메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 다수의 패턴들을 형성하기 위한 식각 공정은 상기 하드 마스크층이 약 100 Å이하의 두께로 남도록 식각 타겟을 설정하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 오프셋 나이트라이드 스페이서는 나이트라이드층을 형성한 후, 스페이서 식각 공정을 상기 폴리실리콘층이 노출될 때까지 실시하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 폴리실리콘층의 패터닝 단계 후에 웨이퍼 세정 공정 단계 및 열처리 공정 단계를 추가하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 열처리 공정은 N2가스 또는 H2가스 분위기에서 실시하거나, 리덕션 분위기에서 실시하는 플래쉬 메모리 소자의 제조 방법.
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