KR20080086185A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 게이트 절연막, 제1 도전막, 제1 하드 마스크막 및 제2 하드 마스크막을 형성하는 단계, 제2 하드 마스크막 및 제1 하드 마스크막을 패터닝 하면서, 제1 도전막에 제1 트렌치가 형성되도록 제1 식각 공정을 실시하는 단계, 제2 하드 마스크막을 제거하는 단계, 제1 하드 마스크막에 의해 제1 도전막의 측벽에 폴리머가 발생되면서 제1 도전막의 하부가 상부보다 넓게 패터닝되도록 제2 식각 공정을 실시하는 단계 및 제1 도전막 사이의 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
플로팅 게이트, 카본, 폴리머, 등방성 식각, 하드 마스크막, 오벨리스크
Description
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 제1 도전막 106 : 식각 정지막
108 : 제1 하드 마스크막 110 : 보호막
112 : 제2 하드 마스크막 114 : 반사 방지막
116 : 감광막 패턴 118 : 폴리머
120 : 소자 분리 절연막 122 : 유전체막
124 : 제2 도전막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 프로파일을 변형시켜 셀 간 간섭을 억제하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 복수의 메모리 셀(memory cell) 들을 포함하며, 메모리 셀은 데이터(data)가 저장되는 플로팅 게이트(floating agte)를 포함하는 구조로 이루어진다.
구체적으로, 플래시 메모리 소자는 반도체 기판의 활성 영역(active) 상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트(control gate)가 적층된 구조로 이루어 진다. 콘트롤 게이트에 프로그램 전압이 인가되면 플로팅 게이트에 데이터가 저장되는 방식으로 구동된다.
하지만, 반도체 메모리 소자의 집적도가 점차 증가함에 따라 플래시 메모리 소자에서도 메모리 셀의 폭 및 셀 간 간격이 좁아지고 있다. 메모리 셀 간 간격이 좁아지게 되면, 데이터가 저장되는 플로팅 게이트의 두께는 상대적으로 두껍게 되며 이웃하는 메모리 셀 간의 간격은 좁아지게 된다.
플로팅 게이트에 저장되는 데이터는 전하를 가지기 때문에 서로 다른 메모리 셀 간의 간격이 너무 좁아지게 되면 이웃하는 메모리 셀에 영향을 주는 간섭(interference)현상이 발생할 수 있다.
간섭 현상이 발생하게 되면, 프로그램 셀(program cell)과 소거 셀(erase cell)의 인식이 올바로 이루어 지지 않아 소자의 동작이 안정적으로 이루어 지기가 어렵게 된다.
본 발명은 반도체 기판에 트렌치를 형성하는 공정 시, 카본 하드 마스크막을 사용하여 식각 공정을 수행함으로써 식각 공정 시 발생하는 폴리머를 이용하여 플로팅 게이트용 도전막의 프로파일을 조절하여 인접한 메모리 셀 간 간섭 현상을 억제하도록 한다.
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 절연막, 제1 도전막, 제1 하드 마스크막 및 제2 하드 마스크막을 형성한다. 제2 하드 마스크막 및 제1 하드 마스크막을 패터닝 하면서, 제1 도전막에 제1 트렌치가 형성되도록 제1 식각 공정을 실시한다. 제2 하드 마스크막을 제거한다. 제1 하드 마스크막에 의해 제1 도전막의 측벽에 폴리머가 발생되면서 제1 도전막의 하부가 상부보다 넓게 패터닝되도록 제2 식각 공정을 실시한다. 제1 도전막 사이의 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 포함한다.
제1 하드 마스크막은 A-카본막으로 형성하고, A-카본막은 화학적 기상 증착법(chemical vacuum deposition; CVD)으로 250℃ 내지 600℃의 온도에서 형성하며, 1000Å 내지 3000Å의 두께로 형성한다.
A-카본막을 사용하는 식각 공정 시 폴리머가 발생하며, 폴리머를 마스크로 사용하여 식각 공정을 진행한다.
제1 하드 마스크막을 형성하기 이전에 제1 도전막 상에 식각 정지막을 형성하되, 식각 정지막은 질화막으로 300Å 내지 500Å의 두께로 형성한다.
제2 하드 마스크막은 SiON막과 산화막의 적층 구조로 형성하되, SiON막은 50Å 내지 150Å의 두께로 형성하고, 산화막은 저압 화학적 기상 증착법(low pressure CVD)으로 500Å 내지 1000Å의 두께로 형성한다.
산화막의 패터닝 공정은 건식 식각 공정으로 실시하되, 건식 식각 공정은 CF4, CHF3 및 O2 가스를 혼합하여 실시한다. 또한, 건식 식각 공정은 산화막과 SiON막의 식각 선택비가 10:1이 되도록 한다.
제1 식각 공정은 등방성 식각 공정으로 실시하되, 등방성 식각 공정은 CF4, O2 및 CL2 가스를 혼합하여 실시한다.
등방성 식각 공정으로 제1 도전막의 상부를 과도 식각하고, 등방성 식각 공정 후에 산화막 및 SiON막의 총 잔류 두께는 40Å 내지 50Å이 되도록 한다.
제2 식각 공정은 이방성 건식 식각 공정으로 실시하고, 건식 식각 공정은 HBr 및 O2의 혼합 가스 또는 HBr, Cl2 및 O2의 혼합 가스를 사용하여 실시한다.
제2 트렌치 형성 후, 제1 하드 마스크막을 제거한다. 제2 식각 공정 시 발생한 상기 폴리머를 제거하는 클리닝 공정을 실시한다. 제2 트렌치 내에 소자 분리막을 형성한다. 소자 분리막의 높이를 조절하는 단계를 더 포함한다.
반도체 기판의 상부로부터 소자 분리막의 상부까지의 높이가 50Å 내지 200 Å이 되도록 소자 분리막의 높이를 조절한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상에 게이트 절연막(102), 플로팅 게이트(floating gate)용 제1 도전막(104), 식각 정지막(106), 제1 하드 마스크막(108), 보호막(110), 제2 하드 마스크막(112), 반사 방지막(114) 및 감광막 패턴(116)을 형성한다.
바람직하게, 게이트 절연막(102)은 산화막으로 형성하고, 제1 도전막(104)은 도프트 및 언도프트 폴리실리콘막으로 형성한다. 식각 정지막(106)은 질화막으로 형성할 수 있으며, 300Å 내지 500Å의 두께로 형성하는 것이 바람직하다. 제1 하드 마스크막(108)은 화학적 기상 증착법(chemical vacuum deposition; CVD)으로 A-카본(A-carbon)막을 사용하여 형성할 수 있으며, 화학적 기상 증착법(CVD) 수행시 250℃ 내지 600℃의 온도에서 실시하여 1000Å 내지 3000Å의 두께로 형성할 수 있다.
보호막(110)은 제1 하드 마스크막(108)을 보호하기 위한 막으로, SiON막을 사용하여 50Å 내지 150Å의 두께로 형성할 수 있다. 제2 하드 마스크막(112)은 저압 화학적 기상 증착법(low pressure CVD)으로 산화막을 사용하여 500Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 보호막(110)이 노출되도록 감광막 패턴(도 1a의 116)에 따라 식각 공정을 실시하여 반사 방지막(도 1a의 114) 및 제2 하드 마스크막(112)을 패터닝 한다. 제2 하드 마스크막(112)의 식각 공정은 CF4, CHF3 및 O2 가스를 혼합하여 실시하는 건식 식각 공정으로 실시한다. 이때, 제2 하드 마스크막(112)과 보호막(110)의 식각 선택비가 10:1이 되도록 하여 보호막(110)의 식각되는 량이 적도록 한다. 감광막 패턴(도 1a의 116) 및 반사 방지막(도 1a의 114)을 제거한다.
도 1c를 참조하면, 제2 하드 마스크막(112)의 패턴에 따라 제1 식각 공정을 실시하여 보호막(110), 제1 하드 마스크막(108) 및 식각 정지막(106)을 패터닝 하고, 노출된 제1 도전막(104)의 상부를 일부 제거하여 홈(117)을 형성한다. 제1 식각 공정은 CF4, O2 및 CL2 가스를 혼합한 등방성 식각 공정으로 실시할 수 있다.
한편, 제1 식각 공정은 제1 도전막(104)에 홈(117)이 형성되도록 과도하게 실시한다. 제1 식각 공정을 등방성 식각 공정으로 진행한 경우, 식각 정지막(106) 가장자리 하부의 제1 도전막(104)까지 식각 된다. 식각 공정 후에 제2 하드 마스크막(112) 및 보호막(110)의 총 잔류 두께는 40Å 내지 50Å이 되도록 한다.
도 1d를 참조하면, 제2 하드 마스크막(112) 및 보호막(110)을 제거한다. 제1 하드 마스크막(108)을 사용한 제2 식각 공정을 실시하여 제1 도전막(104)의 하부를 식각하고 게이트 절연막(102)을 제거하여 반도체 기판(100)의 일부가 노출되도록 한다.
제2 식각 공정은 건식 식각 공정으로 수행하며, HBr 및 O2의 혼합 가스 또는 HBr, Cl2 및 O2의 혼합 가스를 사용하여 실시할 수 있다. 특히, 제2 식각 공정 시 사용되는 제1 하드 마스크막(108)이 A-카본으로 형성된 경우, 식각 공정이 진행되는 동안에 폴리머(118)가 발생하게 된다. 폴리머(118)는 식각되는 막(예를 들어, 제1 도전막(104))의 측벽 부근에 적층되며, 적층된 폴리머(118)는 다시 식각 마스크로 작용한다. 이로 인해, 제1 도전막(104)은 하부로 갈수록 폭이 좁아지는 형태로 형성된다.
도 1e를 참조하면, 제1 도전막(104) 사이에 노출된 반도체 기판(100)을 식각하여 트렌치(117a)를 형성한다. 트렌치를 형성하기 위한 식각 공정 시, 폴리머(118)의 발생으로 인하여 트렌치(117a)도 깊이가 깊어질수록 측벽 간의 폭이 점차 좁아지는 오벨리스크(obelisk) 타입으로 형성된다.
도 1f를 참조하면, 잔류하는 제1 하드 마스크막(108)을 제거하고, 클리닝 공정을 실시하여 폴리머(도 1e의 118)를 제거한다. 클리닝 공정은 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있다.
트랜치(도 1e의 118)가 채워지도록 소자 분리 절연막(120)을 형성한다. 소자 분리 절연막(120)은 산화막으로 형성하는 것이 바람직하다.
도 1g를 참조하면, 제1 도전막(104)의 상부 표면이 노출되도록 소자 분리 절연막(도 1f의 120) 및 식각 정지막(도 1f의 106)을 제거하는 화학적기계적연마(chemical mechanical polishing; CMP) 공정을 실시한다.
소자 분리막(120a)의 EFH(effective field oxide height)를 조절하기 위한 식각 공정을 실시하여 소자 분리막(120a)의 높이를 낮춘다. 이때, 반도체 기판(100)의 활성영역 상부에서부터 소자 분리막(120a)의 상부까지의 높이는 50Å 내지 200Å이 되도록 하는 것이 바람직하다.
제1 도전막(104)을 포함한 반도체 기판(100)의 표면을 따라 유전체막(122)을 형성한다. 유전체막(122) 상부에 콘트롤 게이트(control gate)용 제2 도전막(124)을 형성한다.
이로 인해, 플로팅 게이트용 제1 도전막(104) 상부 간의 간격(A)을 넓힘에 따라 셀 간 발생할 수 있는 간섭 현상을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 카본 하드 마스크막을 사용하는 식각 공정 시 발생하는 폴리머에 의해 플로팅 게이트용 도전막의 프로파일을 조절함으로써 인접한 메모리 셀 간 간섭 현상을 억제할 수 있다.
Claims (23)
- 반도체 기판상에 게이트 절연막, 제1 도전막, 제1 하드 마스크막 및 제2 하드 마스크막을 형성하는 단계;상기 제2 하드 마스크막 및 상기 제1 하드 마스크막을 패터닝 하면서, 상기 제1 도전막에 제1 트렌치가 형성되도록 제1 식각 공정을 실시하는 단계;상기 제2 하드 마스크막을 제거하는 단계;상기 제1 하드 마스크막에 의해 상기 제1 도전막의 측벽에 폴리머가 발생되면서 상기 제1 도전막의 하부가 상부보다 넓게 패터닝되도록 제2 식각 공정을 실시하는 단계; 및상기 제1 도전막 사이의 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 하드 마스크막은 A-카본막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 A-카본막은 화학적 기상 증착법(chemical vacuum deposition; CVD)으로 250℃ 내지 600℃의 온도에서 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 A-카본막은 1000Å 내지 3000Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 A-카본막을 사용하는 식각 공정 시 폴리머가 발생하며, 상기 폴리머를 마스크로 사용하여 식각 공정을 진행하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 하드 마스크막을 형성하기 이전에 상기 제1 도전막 상에 식각 정지막을 형성하는 플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 식각 정지막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 질화막은 300Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 하드 마스크막은 SiON막과 산화막의 적층 구조로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 SiON막은 50Å 내지 150Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 산화막은 저압 화학적 기상 증착법(low pressure CVD)으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 산화막은 500Å 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 산화막의 패터닝 공정은 건식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 건식 식각 공정은 CF4, CHF3 및 O2 가스를 혼합하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 건식 식각 공정은 상기 산화막과 상기 SiON막의 식각 선택비가 10:1이 되도록 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 식각 공정은 등방성 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
- 제 16 항에 있어서,상기 등방성 식각 공정은 CF4, O2 및 CL2 가스를 혼합하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 16 항에 있어서,상기 등방성 식각 공정으로 상기 제1 도전막의 상부를 과도 식각하는 플래시 메모리 소자의 제조 방법.
- 제 16 항에 있어서,상기 등방성 식각 공정 후에 상기 산화막 및 상기 SiON막의 총 잔류 두께는 40Å 내지 50Å이 되도록 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 식각 공정은 이방성 건식 식각 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
- 제 20 항에 있어서,상기 건식 식각 공정은 HBr 및 O2의 혼합 가스 또는 HBr, Cl2 및 O2의 혼합 가스를 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 트렌치 형성 후, 상기 제1 하드 마스크막을 제거하는 단계; 및상기 제2 식각 공정 시 발생한 상기 폴리머를 제거하는 클리닝 공정을 실시 하는 단계;상기 제2 트렌치 내에 소자 분리막을 형성하는 단계; 및상기 소자 분리막의 높이를 조절하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 22 항에 있어서,상기 반도체 기판의 상부로부터 상기 소자 분리막의 상부까지의 높이가 50Å 내지 200Å이 되도록 상기 소자 분리막의 높이를 조절하는 플래시 메모리 소자의 제조 방법.
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|---|---|---|---|
| KR1020070028008A KR20080086185A (ko) | 2007-03-22 | 2007-03-22 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070028008A KR20080086185A (ko) | 2007-03-22 | 2007-03-22 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080086185A true KR20080086185A (ko) | 2008-09-25 |
Family
ID=40025594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070028008A KR20080086185A (ko) | 2007-03-22 | 2007-03-22 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080086185A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035395B1 (ko) * | 2008-09-29 | 2011-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-03-22 KR KR1020070028008A patent/KR20080086185A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035395B1 (ko) * | 2008-09-29 | 2011-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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