KR20110129643A - 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 랜딩플러그콘택과 게이트 전극이 쇼트되는 것을 방지함과 동시에, 랜딩플러그콘택 식각시 낫 오픈되는 것을 방지할 수 있는 반도체장치 제조방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 본 발명의 반도체장치 제조 방법은 반도체기판에 리세스 게이트 영역을 형성하는 단계; 상기 리세스 게이트 영역을 갭필하는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속막과 하드마스크막을 적층하는 단계; 상기 하드마스크막과 금속막을 식각하여 금속전극을 형성하는 단계; 상기 금속전극의 측벽을 보호하는 캡핑막을 형성하는 단계; 상기 폴리실리콘막을 식각하여 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극의 측벽을 리세스시키는 단계; 및 상기 폴리실리콘전극의 리세스된 측벽을 덮도록 전면에 스페이서막을 형성하는 단계를 포함하고, 상술한 본 발명은 리세스 게이트 공정시 게이트 전극을 구성하는 하부 도전막(폴리실리콘막)의 측면을 리세스 시킴으로써, 게이트 전극과 랜딩플러그콘택이 쇼트되는 것을 방지할 수 있고, 또한, 랜딩플러그콘택을 위한 콘택홀 식각시 낫 오픈이 발생하는 것을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 게이트 숏트(Gate short)를 방지한 반도체장치 제조 방법에 관한 것이다.
반도체 장치가 고집적화되면서 셀트랜지스터의 채널 길이(channel length)가 짧아지게 됨에 따라 리프레시(refresh) 특성이 급격히 저하되고 있다. 이러한 문제를 해결하기 위하여 리세스 게이트(Recess Gate) 공정이 제안되었다. 리세스 게이트 공정은 반도체 기판의 게이트 예정 영역을 식각하여 리세스 게이트 영역을 형성하고, 리세스 게이트 영역 상에 게이트전극을 형성하여 트랜지스터를 제조함으로써 채널 길이를 증가시켜 리프레시 특성을 개선할 수 있는 공정이다. 리세스 게이트 공정에서, 게이트전극은 폴리실리콘막과 금속막을 적층하여 형성한다.
리세스 게이트 공정에 있어서, 게이트전극으로 사용된 폴리실리콘막과 금속막을 식각할 때, 하부에 형성된 폴리실리콘막은 수직(Vertical)이 아닌 기울기(Slope)를 갖고 식각될 수 있다. 이와 같이 게이트전극을 구성하는 하부의 폴리실리콘막이 기울기를 갖고 식각되면 다음과 같은 문제가 있다.
먼저, 게이트전극 형성 후 후속하여 랜딩플러그콘택(Landing Plug Contact, LPC)을 형성할 때, 게이트전극과 랜딩플러그콘택이 쇼트(Short)될 수 있다. 또한, 게이트 전극 사이의 간격이 좁아져 랜딩플러그콘택을 형성하기 위한 콘택 식각 곧정시 낫 오픈(not open)을 유발한다.
반도체장치의 집적도가 증가함에 따라 게이트전극간 간격의 공정 여유가 적어져서, 게이트전극의 하부막인 폴리실리콘막이 수직으로 식각되었다고 하더라도 다음과 같은 문제가 발생할 수 있다.
먼저, 게이트 전극 형성 후 SAC(Self Aligned Contact) 페일(Fail) 방지를 위해 게이트 전극을 포함한 상부에 스페이서막을 형성하는데, 이경우 콘택 식각 공정시 오픈 면적이 좁아져 낫 오픈이 발생하며, 스페이서막을 얇게 형성하더라도 콘택 식각 공정시 스페이서가 손상되어 SAC 페일이 발생한다.
그리고, 게이트 전극의 하부막인 폴리실리콘막이 기울기를 갖고 식각되면 주변회로에 형성되는 게이트전극의 CD(Critical Dimension)를 증가시키게 되며, CD를 감소시키기 위해서는 게이트마스크의 CD를 감소시켜야 하므로 게이트 마스크 공정 마진을 감소시키게 되는 문제를 유발한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 랜딩플러그콘택과 게이트 전극이 쇼트되는 것을 방지함과 동시에, 랜딩플러그콘택 식각시 낫 오픈되는 것을 방지할 수 있는 반도체장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판에 리세스 게이트 영역을 형성하는 단계; 상기 리세스 게이트 영역을 갭필하는 제1도전막을 형성하는 단계; 상기 제1도전막 상에 제2도전막과 하드마스크막을 적층하는 단계; 상기 하드마스크막과 제2도전막을 식각하여 제2도전막패턴을 형성하는 단계; 상기 제2도전막패턴의 측벽을 보호하는 캡핑막을 형성하는 단계; 상기 제1도전막을 식각하여 제1도전막패턴을 형성하는 단계; 상기 제1도전막패턴의 측벽을 리세스시키는 단계; 및 상기 제1도전막패턴의 리세스된 측벽을 덮도록 전면에 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판에 리세스 게이트 영역을 형성하는 단계; 상기 리세스 게이트 영역을 갭필하는 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속막과 하드마스크막을 적층하는 단계; 상기 하드마스크막과 금속막을 식각하여 금속전극을 형성하는 단계; 상기 금속전극의 측벽을 보호하는 캡핑막을 형성하는 단계; 상기 폴리실리콘막을 식각하여 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극의 측벽을 리세스시키는 단계; 및 상기 폴리실리콘전극의 리세스된 측벽을 덮도록 전면에 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 폴리실리콘전극의 측벽을 리세스시키는 단계는 습식식각 또는 등방성 플라즈마 건식식각으로 진행하는 것을 특징으로 한다. 상기 습식식각은 NH4OH, H2O2 및 HO2가 혼합된 혼합용액을 사용하여 진행하는 것을 특징으로 한다.
상술한 본 발명은 리세스 게이트 공정시 게이트 전극을 구성하는 하부 도전막(폴리실리콘막)의 측면을 리세스시킴으로써, 게이트 전극과 랜딩플러그콘택이 쇼트되는 것을 방지할 수 있고, 또한, 랜딩플러그콘택을 위한 콘택 식각시 낫 오픈이 발생하는 것을 방지할 수 있는 효과가 있다.
이에 따라서, 반도체장치의 제조 수율을 향상시킬 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체장치 제조방법을 나타낸 공정 단면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체장치 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 활성영역(Active region)과 필드영역이 정의된 반도체 기판(11)의 필드영역에 소자 분리막(13)을 형성한다. 이때, 소자 분리막(13)은 STI(Shallow Trench Isolation) 공정을 통해 제작한다. 즉, 반도체 기판(11)에 트렌치(trench, 12)를 형성하고, 트렌치(12) 내부를 HDP(High Density Plasma) 산화막 또는 절연특성을 갖는 절연막으로 매립하여 소자 분리막(13)을 형성한다.
이어서, 반도체 기판(11)의 게이트 전극이 형성될 예정영역을 소정 깊이로 식각하여 리세스 게이트 영역(14)을 형성한다. 리세스 게이트 영역(14)은 활성영역과 소자분리막(13)을 동시에 식각하여 형성할 수 있다. 리세스 게이트 영역(14)의 깊이는 트렌치(12)의 깊이보다 더 얕게 형성하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 리세스 게이트 영역(14)을 포함한 반도체 기판(11) 상면을 따라 게이트절연막(15)을 형성한다.
게이트절연막(15) 상에 제1도전막(16)과 제2도전막(17)을 순차적으로 적층한다. 제1도전막(16)과 제2도전막(17)은 게이트전극으로 사용되는 물질이다. 제1도전막(16)은 폴리실리콘막을 포함한다. 제2도전막(17)은 텅스텐막 등의 금속막을 포함한다. 제1도전막(16)은 게이트절연막(15) 상에 리세스 게이트 영역(14)을 모두 갭필하는 두께로 형성한다.
이어서, 제2도전막(17) 상에 게이트하드마스크막(18)을 형성한다. 게이트하드마스크막(18)은 질화막을 포함한다.
게이트하드마스크막(18) 상에 비정질카본막(19)과 반사방지막(ARC, 20)을 적층한다. 비정질카본막(19)은 후속 식각 공정시 식각배리어 역할을 한다. 반사방지막(20)은 후속 포토리소그래피 공정시 난반사를 방지한다. 반사방지막(20)은 실리콘산화질화막(SiON)을 포함한다.
이어서, 반사방지막(20) 상에 감광막을 도포한 후, 사진식각 공정으로 오픈시킬 부분이 드러나도록 감광막을 패터닝한다. 이에 따라, 게이트마스크(21)가 형성된다.
도 1c에 도시한 바와 같이, 게이트마스크(21)를 식각장벽으로 하여 반사방지막(20)과 비정질카본막(19)을 식각한다. 이후, 비정질카본막(19)을 식각장벽으로 하여 게이트하드마스크막(18)과 제2도전막(17)을 식각한다. 제2도전막(17)을 식각한 이후에, 게이트마스크(21)를 스트립하며, 이때, 반사방지막(20)과 비정질카본막(19)도 동시에 제거된다.
상술한 바와 같이, 게이트마스크(21)를 이용하여 금속막 재료인 제2도전막(17)까지만 식각하고, 제1도전막(16)은 식각하지 않는다. 제2도전막(17) 식각시 제1도전막(16)의 표면이 일부 식각될 수 있다. 게이트하드마스크막과 제2도전막은 도면부호 '18A', '17A'와 같이 잔류하며, 이를 '게이트하드마스크막패턴(18A)' 및 '금속전극(17A)'이라 약칭한다.
도 1d에 도시된 바와 같이, 게이트하드마스크막패턴(18A)을 포함한 전면에 캡핑막(Capping layer, 22)을 형성한다. 이때, 캡핑막(22)은 절연막, 특히 질화막으로 형성할 수 있는데, 이와 같은 캡핑막(22)은 후속 공정에서 금속막인 금속전극(17A)의 이상 산화 등으로 인한 프로파일의 변형을 방지하기 위한 작용을 하며, 아울러 제1도전막(16)의 패터닝을 위한 마스크로 작용한다.
도 1e에 도시한 바와 같이, 에치백을 진행하여 게이트하드마스크막패턴(18A)및 제1도전막(16) 표면의 캡핑막을 제거한다. 이에 따라, 캡핑막은 게이트하드마스크막패턴(18A)과 금속전극(17A)의 측벽에 캡핑스페이서(22A) 형태로 잔류한다.
이어서, 캡핑스페이서(22A)를 식각장벽으로 하여 제1도전막(16)을 수직한 모양으로 식각하여 폴리실리콘전극(16A)을 형성한다. 이때, 적층된 폴리실리콘전극(16A)과 금속전극(17A)은 게이트 전극(30)을 구성하게 되는데, 게이트 전극(30)은 하부막이 리세스 영역(14)에 매립되는 라인 형상으로 구성된다. 이와 같이 게이트 전극(30)을 리세스 영역(14)에 매립하여 형성하면 게이트 전극(30)의 채널 길이를 늘려 줄 수 있다.
도 1f에 도시한 바와 같이, 게이트 전극(30)을 구성하는 하부막인 폴리실리콘전극(16A)의 측면을 리세스시킨다. 이를 측면 리세스(23)라 한다.
이와 같은 측면 리세스(23)는 폴리실리콘막으로 형성된 폴리실리콘전극(16A)에 대해 이루어지고, 캡핑스페이서(22A)에 의해 측벽이 보호된 금속전극(17A)에 대해서는 측면 리세스(23)가 진행되지 않는다.
바람직하게, 측면 리세스(23)는 습식식각 공정을 포함한다. 이때, 폴리실리콘전극(16A)이 폴리실리콘막이므로, 습식식각은 NH4OH, H2O2 및 HO2가 혼합된 혼합용액을 사용하여 진행한다. 예컨대, 습식식각은 40~120℃의 온도에서 NH4OH:H2O2:HO2을 1~2:2~8:10~100의 비율로 혼합하여 진행한다. 습식식각 공정을 실시하면, 폴리실리콘막으로 구성된 폴리실리콘전극(16A)의 식각비와 게이트절연막(15)에 대한 식각 선택비를 조절할 수 있다.
이와 같은 공정 조건으로 진행하면, 폴리실리콘전극(16A)의 측벽은 식각되고 게이트절연막(15)에 대해서는 높은 식각 선택비를 가지므로 게이트절연막(15)이 손상되는 것을 방지하면서 공정을 진행할 수 있다. 특히, 측면 리세스(23)를 고온에서 진행하면, 폴리실리콘막에 대한 산화막의 식각 선택비를 더 높일 수 있으므로 보다 더 게이트절연막(15)의 손상이 발생하지 않도록 할 수 있다.
이와 같은 측면 리세스(23) 공정에 의해, 폴리실리콘전극(16B)의 폭이 상부의 금속전극(17A)의 폭보다 좁아지게 되고, 이웃하는 게이트 전극(30A)간의 하부 간격이 넓어지게 된다.
상기에서 폴리실리콘전극(16B)의 측면이 리세스 되도록 습식식각하는 공정은 HNO3 용액이나, TMAH(Tetra Methyl Ammonium Hydroxide) 용액을 사용하여 진행할 수도 있다.
상기와 같이 폴리실리콘전극(16B)의 측면이 리세스 되도록 습식식각하는 공정외에 등방성 플라즈마 건식 식각으로 진행할 수도 있다. 이와 같은 등방성 플라즈마 건식 식각시 바이어스 파워는 0~100W를 인가할 수 있고, 식각 가스로는 CF4, SF6, NF3, C2F6, CHF3, HBr, Cl2, SiCl4, O2, N2, Ar, CH4, He, H2O, SO2 및 COS로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 가스를 사용한다. 또는 이들 가스 중에서 적어도 2개 이상의 가스를 혼합하여 사용할 수 있다.
측면리세스(23) 공정에 의해 폴리실리콘전극(16B)과 금속전극(17A)으로 이루어진 게이트전극(30A)이 형성된다. 폴리실리콘전극(16B)은 금속전극(17A)보다 폭이 더 작아진다.
이후에, 도 1g에 도시한 바와 같이, 게이트 전극(30A)을 포함한 전면에 게이트스페이서막(24)을 형성한다. 게이트스페이서막(24)은 질화막으로 형성할 수 있다.
이때, 게이트 전극(30A)을 구성하는 하부막인 폴리실리콘전극(16B)이 상부의 금속전극(17A)보다 안쪽으로 리세스되어 있어서, 게이트스페이서막(24)이 폴리실리콘전극(16B)의 측면을 따라 안쪽으로 형성된다.
이와 같이 게이트 전극(30A)의 하부막인 폴리실리콘전극(16B)의 측면이 리세스되고, 게이트스페이서막(24)이 그 측면을 따라 안쪽으로 형성되면, 후속으로 진행될 랜딩플러그콘택(Landing Plug Contact, LPC) 공정시 게이트 하부막인 폴리실리콘전극(16B)과의 쇼트가 방지되고, 게이트전극(30A)간의 하부 간격이 넓어져서 랜딩플러그콘택(LPC)을 위한 층간절연막 식각시 오픈 면적이 증가되어 낫 오픈을 방지할 수 있다.
또한, 게이트스페이서막(24) 형성 공정은 상기에서와 같이 한번에 증착하지 않고 여러번 나누어 증착하여 리세스된 폴리실리콘전극(16B) 측면에서 금속전극(17A) 측면보다 더 두껍게 형성되도록 할 수도 있다.
그리고, 게이트스페이서막(24) 형성 공정은 한번에 증착하지 않고 증착 및 식각을 수회 반복하여 폴리실리콘전극(16B)의 측면에서 게이트스페이서막(24)이 금속전극(17A)의 측면보다 더 두껍게 형성되도록 할 수도 있다.
도 1h에 도시한 바와 같이, 게이트스페이서막(24)을 포함한 전면에 게이트전극(30A) 사이를 갭필하는 층간절연막(도시 생략)을 형성한다.
이어서, 콘택 식각 공정을 진행하여 랜딩플러그콘택홀(25)을 형성한다. 랜딩플러그콘택홀(25) 형성시 게이트스페이서막(24) 및 게이트절연막(15)까지 식각하여 게이트전극(30A) 사이의 반도체기판(11)의 표면을 노출시킨다. 랜딩플러그콘택홀(25)을 형성하는 공정은 SAC(Self Aligned Contact) 공정을 적용한다.
도 1i에 도시된 바와 같이, 랜딩플러그콘택홀(25)을 매립하도록 전면에 플러그도전막을 형성한 후 화화학 기계적 연마(CMP) 공정 또는 에치백 공정을 진행하여 랜딩플러그콘택홀에 랜딩플러그콘택(Landing Plug Contact, 26)을 형성한다. 이때, 게이트 하드마스크막(18A)의 상부가 드러나도록 하여 랜딩플러그콘택(26)을 분리시킨다. 랜딩플러그콘택(26)과 게이트전극(30A)은 게이트스페이서막(24A) 및 캡핑스페이서(22A)에 의해 절연된다.
지금까지 본 발명은 실시예를 통해 채널의 길이를 증대시킨 리세스형 게이트 전극에 관해 설명하였다. 하지만, 이에 한정되지 않고, 도전막들로 적층 구성된 게이트 전극을 갖는 모든 반도체 소자의 제조공정에, 게이트 전극의 하부막을 리세스시키는 상기의 공정을 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 반도체기판 13 : 소자분리막
14 : 리세스게이트영역 15 : 게이트절연막
16B : 폴리실리콘전극 17A : 금속전극
18A : 게이트하드마스크막 22A : 캡핑스페이서
24A : 게이트스페이서막 30A : 게이트전극
14 : 리세스게이트영역 15 : 게이트절연막
16B : 폴리실리콘전극 17A : 금속전극
18A : 게이트하드마스크막 22A : 캡핑스페이서
24A : 게이트스페이서막 30A : 게이트전극
Claims (14)
- 반도체기판에 리세스 게이트 영역을 형성하는 단계;
상기 리세스 게이트 영역을 갭필하는 제1도전막을 형성하는 단계;
상기 제1도전막 상에 제2도전막과 하드마스크막을 적층하는 단계;
상기 하드마스크막과 제2도전막을 식각하여 제2도전막패턴을 형성하는 단계;
상기 제2도전막패턴의 측벽을 보호하는 캡핑막을 형성하는 단계;
상기 제1도전막을 식각하여 제1도전막패턴을 형성하는 단계;
상기 제1도전막패턴의 측벽을 리세스시키는 단계; 및
상기 제1도전막패턴의 리세스된 측벽을 덮도록 전면에 스페이서막을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 스페이서막을 형성하는 단계 이후에,
상기 반도체기판의 표면이 노출시키는 콘택홀을 형성하는 단계; 및
상기 콘택홀을 매립하는 랜딩플러그콘택을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 제1도전막패턴의 측벽을 리세스시키는 단계는,
습식식각으로 진행하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 제1도전막패턴의 측벽을 리세스시키는 단계는,
등방성 플라즈마 건식 식각으로 진행하는 반도체장치 제조 방법.
- 반도체기판에 리세스 게이트 영역을 형성하는 단계;
상기 리세스 게이트 영역을 갭필하는 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막 상에 금속막과 하드마스크막을 적층하는 단계;
상기 하드마스크막과 금속막을 식각하여 금속전극을 형성하는 단계;
상기 금속전극의 측벽을 보호하는 캡핑막을 형성하는 단계;
상기 폴리실리콘막을 식각하여 폴리실리콘전극을 형성하는 단계;
상기 폴리실리콘전극의 측벽을 리세스시키는 단계; 및
상기 폴리실리콘전극의 리세스된 측벽을 덮도록 전면에 스페이서막을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,
상기 스페이서막을 형성하는 단계 이후에,
상기 반도체기판의 표면이 노출시키는 콘택홀을 형성하는 단계; 및
상기 콘택홀을 매립하는 랜딩플러그콘택을 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,
상기 폴리실리콘전극의 측벽을 리세스시키는 단계는,
습식식각으로 진행하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 습식식각은 NH4OH, H2O2 및 HO2가 혼합된 혼합용액을 사용하여 진행하는 반도체장치 제조 방법.
- 제8항에 있어서,
상기 습식식각은 40~120℃의 온도에서 상기 NH4OH:H2O2:HO2을 1~2:2~8:10~100의 비율로 혼합하여 진행하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 습식식각은, HNO3 용액이나 TMAH(Tetra Methyl Ammonium Hydroxide) 용액을 사용하여 진행하는 반도체장치 제조 방법.
- 제5항에 있어서,
상기 폴리실리콘전극의 측벽을 리세스시키는 단계는,
등방성 플라즈마 건식 식각으로 진행하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 등방성 플라즈마 건식 식각은,
1~100W의 바이어스파워를 인가하고, 식각 가스로는 CF4, SF6, NF3, C2F6, CHF3, HBr, Cl2, SiCl4, O2, N2, Ar, CH4, He, H2O, SO2 및 COS로 이루어진 그룹 중에서 선택된 적어도 어느 하나 또는 2개 이상의 가스를 혼합하여 사용하는 반도체장치 제조 방법.
- 제5항에 있어서,
상기 캡핑막, 하드마스크막 및 스페이서막은 질화막을 포함하는 반도체장치 제조 방법.
- 제5항에 있어서,
상기 스페이서막을 형성하는 단계는,
증착 및 식각을 수회 반복하여 상기 폴리실리콘전극의 리세스된 측벽을 모두 매립하는 반도체장치 제조 방법.
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2010
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