KR20080071809A - 반도체 소자의 형성 방법 - Google Patents

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윤병문
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삼성전자주식회사
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Abstract

반도체 소자의 형성 방법으로, 액티브 영역 및 필드 영역이 구분된 기판 상에 상기 기판의 일부를 노출시키는 제1 개구를 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 액티브 영역 및 필드 영역에 제1 트렌치를 형성한다. 상기 마스크 패턴을 등방성 식각하여 상기 제1 개구로부터 확장된 제2 개구를 형성한다. 상기 기판 상에 생성된 자연 산화막이 제거되도록, 상기 기판을 세정하면서 상기 필드 영역에 형성된 제1 트렌치의 내부 폭이 선택적으로 확장된 형태를 갖는 제2 트렌치를 형성한다. 상기 제2 트렌치를 내부에 게이트를 형성함으로써, 보이드 및 심 생성을 억제할 수 있는 게이트를 형성한다.

Description

반도체 소자의 형성 방법{Method of forming semiconductor device}
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 102: 산화막 패턴
104: 실리콘막 106: 제2 질화막
108: 제2 질화막 패턴 110: 실리콘 패턴
112: 마스크 패턴 114: 제1 개구
116: 제1 트렌치 116a: 제2 트렌치
118: 제2 개구 120: 게이트 산화막
122: 도전막 124: 게이트 전극
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는, 리세스된 게이트 전극을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 반도체 장치를 구성하는 패턴의 선폭 및 패턴 사이의 간격도 감소되기 때문에, 미세한 패턴을 보다 정밀하고 정확하게 형성하는 기술이 요구된다. 이러한 반도체 장치에 있어서, 게이트 전극이 기판에서 차지하는 수평 면적이 감소되면서도 충분한 유효 채널 길이를 갖는 리세스된 게이트 전극을 구비하는 반도체 장치가 개발되고 있다.
또한, 최근에는 상기 기판 상으로 돌출되지 않고, 기판 내부에 매립된 형상을 갖는 게이트 전극을 구비하는 반도체 방치가 개발되고 있다. 상기와 같이, 기판 내부에 게이트 전극이 매립되는 경우, 상기 게이트 전극의 패터닝이 요구되지 않아 금속 게이트를 형성하기가 용이하다. 더구나, 상기 게이트 전극 양측으로 스페이서가 형성되지 않으므로, 상기 게이트 전극 양측에 형성되는 콘택 면적이 증가될 수 있다.
상기 기판 내부에 매립된 형상을 가지면서 리세스된 게이트 전극을 형성하는 방법을 간략하게 설명하면, 우선 액티브 영역 및 필드 영역으로 구분된 기판 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 액티브 영역 및 필드 영역 내에 트렌치를 형성한다. 상기 기판 상에 형성된 자연 산화막을 제거하는 세정 공정을 수행한다. 이후, 상기 트렌치를 도전성 물질로 매립한다.
하지만, 상기 필드 영역에 형성된 트렌치는 산화물로 이루어져 있으므로 상기 세정 공정시, 불가피하게 확장될 수 있다. 이로 인해, 상기 트렌치의 내부 폭이 국부적으로 상기 마스크 패턴 간의 폭보다 넓어지게 되며, 상기 트렌치 내에 도전성 물질을 매립시, 보이드(void) 또는 심(seam)이 발생하는 문제점이 생긴다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 보이드 또는 심의 생성이 억제된 리세스된 게이트 전극을 포함하는 반도체 소자의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법으로, 먼저 액티브 영역 및 필드 영역이 구분된 기판 상에 상기 기판의 일부를 노출시키는 제1 개구를 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 액티브 영역 및 필드 영역에 제1 트렌치(trench)를 형성한다. 상기 마스크 패턴을 등방성 식각하여 상기 제1 개구로부터 확장된 제2 개구를 형성한다. 상기 기판 상에 생성된 자연 산화막이 제거되도록, 상기 기판을 세정하면서 상기 필드 영역에 형성된 제1 트렌치의 내부 폭이 선택적으로 확장된 형태를 갖는 제2 트렌치를 형성한다. 다음에, 상기 제2 트렌치를 내부에 게이트를 형성한다.
본 발명의 실시예들에 따르면, 상기 필드 영역에 형성된 제2 트렌치 상부 폭이 상기 제2 개구의 폭보다 작거나 동일할 수 있다.
본 발명의 실시예들에 따르면, 상기 마스크 패턴은 폴리 실리콘 패턴 및 실리콘 질화막 패턴이 적층될 수 있다.
본 발명의 실시예들에 따르면, 상기 마스크 패턴을 등방성 식각하여 상기 제1 개구로부터 확장된 제2 개구를 형성하는 단계는, 인산 및 황산 용액을 이용하여 상기 실리콘 질화막 패턴의 일부분을 제거하고, 암모니아, 과산화수소 및 물을 포 함하는 SC-1(standard-clean 1) 용액을 이용하여 상기 폴리 실리콘 패턴의 일부분을 제거할 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 트렌치를 매립하는 게이트를 형성하는 단계는, 상기 제2 트렌치 내측면, 실리콘 패턴 측면 및 기판 상에 게이트 산화막을 형성하고, 상기 제2 트렌치를 매몰하면서 상기 게이트 산화막을 덮는 도전막을 형성하고, 상기 마스크 패턴이 노출되도록 상기 도전막을 연마한 후, 상기 마스크 패턴을 제거할 수 있다.
상기와 같은 본 발명에 따르면, 트렌치를 형성하기 위한 식각 마스크로 사용되는 마스크 패턴의 측벽을 확장시킴으로써, 후속에서 기판 상에 형성된 자연 산화막을 제거하는 공정에서 공정 마진을 획득할 수 있다. 따라서, 상기 트렌치를 게이트 도전막으로 매립시, 필드 영역의 도전막 내부에 보이드 또는 심의 생성을 억제할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 개구, 리세스, 패턴 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패턴, 또는 구조물들의 "상에" 또는 "상부에" 형성되는 것으로 언급되는 경우에는 각 층(막), 패 턴 또는 구조물들이 직접 기판, 각 층(막), 패턴 또는 구조물들 위에 형성되는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막), 개구 또는 패턴들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 개구 또는 패턴들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 개구 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하며, 셀 영역(cell area) 및 주변 영역(periphery area)을 포함하는 반도체 기판(100)을 마련한다. 상기 기판(100)은 실리콘을 포함하는 기판이다. 여기서, 상기 기판(100)의 셀 영역은 후속에서 형성되는 반도체 소자의 저장 소자들이 구비되는 영역이며, 주변 영역은 반도체 소자의 로직 셀들이 구비되는 영역이다.
상기 기판(100)에 산화물 패턴(102)을 형성한다. 상기 산화물 패턴(102)은 상기 기판(100)의 필드 영역(102)이며, 상기 산화물 패턴(102)에 의해 액티브 영역(100)이 한정된다.
상기 필드 영역(102)을 형성하는 방법을 보다 상세하게 설명하면, 우선, 상기 기판(100) 상에 제1 패드 산화막(pad oxide layer, 미도시)을 형성한다. 상기 제1 패드 산화막은 후속 공정에서 형성되는 제1 질화막과 기판 사이의 스트레 스(stress)를 완화시키기 위하여 제공된다. 상기 제1 패드 산화막은 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정을 수행하여 형성할 수 있다.
상기 제1 패드 산화막 상에 제1 질화막(미도시)을 형성한다. 상기 제1 질화막은 원자층 적층(atomic layer deposition) 공정 또는 화학 기상 증착 공정을 수행하여 형성할 수 있다.
상기 제1 질화막 상에 상기 제1 질화막을 부분적으로 노출시키는 제1 포토레지스트 패턴(미도시)을 형성한다. 이때, 상기 제1 포토레지스트 패턴을 형성하기 전에, 상기 제1 질화막 상에 비정질 탄소막(미도시) 및 유기 반사 방지막(미도시)을 더 형성할 수 있다. 상기 비정질 탄소막 및 유기 반사 방지막은 이후에 수행되는 사진 공정에서 난반사에 의해 상기 제1 포토레지스트 패턴의 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공된다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 질화막을 식각하여 제1 질화막 패턴(미도시)을 형성한다. 이후, 상기 제1 포토레지스트 패턴은 애싱(ashing) 및 스트립(strip) 공정을 수행하여 제거할 수 있다.
상기 제1 질화막 패턴을 식각 마스크로 사용하여, 상기 제1 패드 산화막 및 기판(100)을 식각하여 제1 패드 산화막 패턴(미도시) 및 소자 분리용 트렌치(trench, 미도시)를 형성한다. 상기 식각 공정으로 플라즈마 건식 식각(plasma dry etch)을 사용할 수 있다.
상기 소자 분리용 트렌치를 형성한 후, 상기 소자 분리용 트렌치 내부에 열 산화막(thermal oxide layer, 미도시)을 형성할 수 있다. 상기 열 산화막은 이전의 플라즈마 식각 공정 시 발생한 표면 손상을 치유하기 위해 제공된다. 상기 열 산화막은 상기 트렌치 표면을 열 산화시켜 얇은 두께로 상기 소자 분리용 트렌치 내부에 형성할 수 있다.
상기 열 산화막이 형성된 소자 분리용 트렌치 내면에 수백 Å의 절연막 라이너(dielectric liner, 미도시)를 형성할 수 있다. 상기 절연막 라이너는 이후 공정에 의해 상기 소자 분리용 트렌치 내에 매립되는 소자 분리용 산화막 내부의 스트레스(stress)를 감소시키고, 불순물들이 소자 분리용 산화막 패턴 내로 침투하는 것을 방지하지 위해 제공된다.
상기 소자 분리용 트렌치를 매립하도록 상기 제1 절연막 패턴 상에 산화막(미도시)을 형성한다. 예를 들어, 상기 산화막은 갭 매립 특성이 우수한 USG(Undoped Silicate Glass)막, O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass)막, 고밀도 플라즈마(High Density Plasma : HDP) 산화막 등을 들 수 있다. 필요한 경우, 상기 산화막을 약 800 내지 1,050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여, 상기 산화막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
상기 산화막은 상기 제1 질화막 패턴의 상부면이 노출되도록 연마하여, 산화막 패턴(미도시)을 형성한다. 상기 산화막 패턴은 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 공정을 수행하여 형성할 수 있다. 이 후, 상기 제1 질화층 패턴을 제거한다.
그 결과, 상기 기판(100)은 산화막 패턴(102)으로 이루어지는 필드 영역(102)과, 상기 산화막 패턴(102)에 의해 한정되는 액티브 영역(100)으로 구분된다. 여기서, 상기 필드 영역(102)과 액티브 영역(100)은 셀 영역 및 주변 영역에 모두 형성된다. 이후, 도시되는 도면들은 상기 기판(100)의 셀 영역의 액티브 영역 및 필드 영역을 확대한 공정 단면도들을 도시하고 있다.
도 2를 참조하면, 액티브 영역 및 필드 영역이 구분된 기판 상에 상기 기판(100) 상에 제2 패드 산화막(미도시), 실리콘막(104) 및 제2 질화막(106)을 형성한다.
상기 제2 패드 산화막은 열 산화 또는 화학 기상 증착 공정을 수행하여 형성할 수 있다. 특히, 상기 주변 영역 상에 형성된 상기 제2 패드 산화막은 게이트 산화막으로 기능하며, 상기 셀 영역 상에 형성된 상기 제2 패드 산화막은 기판(100)의 스트레스(stress)를 감소시키는 기능을 한다.
상기 실리콘막(104)은 원자층 적층 공정 또는 화학 기상 증착 공정을 수행하여 형성할 수 있다. 상기 실리콘막(104)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 특히, 상기 주변 영역 상에 형성된 상기 실리콘막(104)은 후속되는 고온 공정들에 의해 폴리 실리콘막으로 변환되어 게이트 전극으로 기능하며, 상기 셀 영역 상에 형성된 상기 실리콘막(104)은 이후 게이트 형성용 트렌치를 형성하기 위한 식각 마스크의 기능을 한다.
상기 제2 질화막(106)은 원자층 적층 공정 또는 화학 기상 증착을 수행하여 형성할 수 있다. 특히, 상기 주변 영역 상에 형성된 상기 제2 질화막(106)은 이후 게이트 전극을 형성하기 위한 식각 마스크로 기능하며, 상기 셀 영역 상에 형성된 상기 제2 질화막(106)은 이후 게이트 형성용 트렌치를 형성하기 위한 식각 마스크의 기능을 한다.
도 3을 참조하면, 상기 제2 질화막(106) 상에 상기 제2 질화막(106)을 부분적으로 노출시키는 제2 포토레지스트 패턴(미도시)을 형성한다.
상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 제2 질화막(106)을 식각하여 제2 질화막 패턴(108)을 형성한다. 이후, 상기 제2 포토레지스트 패턴은 애싱 및 스트립 공정에 의해 제거될 수 있다. 식각 공정을 지속적으로 수행하여 상기 기판(100)이 노출되도록, 상기 실리콘막(104)을 식각하여 실리콘 패턴(110)을 형성한다.
그 결과, 상기 실리콘 패턴(110) 및 제2 질화막 패턴(108)이 적층된 마스크 패턴(112)이 형성되며, 상기 마스크 패턴(112)에 의해 한정되는 제1 개구(114)가 생성된다.
즉, 셀 영역에 형성된 상기 실리콘 패턴(110) 및 제2 질화막 패턴(108)은 이후에 게이트 형성용 트렌치를 형성하기 위한 마스크 패턴으로 사용된다. 반면에 주변 영역에 형성된 상기 실리콘 패턴(110)은 게이트 전극으로 사용되고, 상기 제2 질화막 패턴(108)은 후속 공정시, 상기 실리콘 패턴(110)을 보호하는 기능을 수행한다.
도 4를 참조하면, 상기 마스크 패턴(112)을 식각 마스크로 이용하여 상기 기 판(100)을 식각하여 상기 액티브 영역 및 필드 영역에 제1 트렌치(116)를 형성한다.
상기 식각 공정은 플라즈마 건식 식각을 들 수 있다. 상기 제1 트렌치(116)의 상부 폭은 상기 제1 개구(114)와 동일한 폭을 가진다.
특히, 상기 셀 영역의 액티브 영역(100)에 형성된 제1 트렌치(116)는 하부로 갈수록 좁은 폭을 가지며, 필드 영역(102)에 형성된 제2 트렌치(116)는 상부 및 하부가 실질적으로 동일한 폭을 가질 수 있다. 이는 상기 액티브 영역(100)은 실리콘을 포함하며, 상기 필드 영역(102)은 실리콘 산화물을 포함하고 있기 때문이다.
도 5를 참조하면, 상기 마스크 패턴(114)을 등방성 식각하여 상기 제1 개구(116)로부터 확장된 제2 개구(118)를 형성한다.
상기 등방성 식각 공정으로는 습식 식각을 들 수 있다. 상기 습식 식각에 사용되는 식각 용액은 질화물 및 실리콘 사이에 식각 선택비를 갖는 물질이면 가능하다. 따라서, 상기 제2 질화막 패턴(108)의 측벽 일부가 제거되는 동안, 상기 실리콘 패턴(110)은 영향을 받지 않고, 상기 실리콘 패턴(110)의 측벽 일부가 제거되는 동안, 상기 제2 질화막 패턴(108)은 영향을 받지 않는다.
즉, 상기 마스크 패턴112)을 식각하는 공정은, 먼저 상기 제2 질화막 패턴(108)을 식각하고, 이후에 상기 실리콘 패턴(110)을 식각할 수 있다.
여기서, 상기 질화막 패턴(108)은 인산 및 황산 용액을 이용하여 등방성 식각할 수 있고, 상기 실리콘 패턴(110)은 암모니아, 과산화수소 및 물을 포함하는 SC-1(standard-clean 1) 용액을 이용하여 등방성 식각할 수 있다.
도 6을 참조하면, 상기 기판(100) 상에 생성된 자연 산화막을 제거하기 위하여 세정 공정을 수행한다.
상기 세정 공정에 사용되는 세정 용액으로는 암모니아, 과산화수소 및 물을 포함하는 SC-1(standard clean-1) 용액, 희석된 오존 또는 희석된 불산 등을 사용할 수 있다.
상기 세정 공정을 통해, 상기 필드 영역에 형성된 제1 트렌치(116)의 내부 폭이 선택적으로 확장된 형태를 갖는 제2 트렌치(116a)를 형성한다. 이는, 상기 액티브 영역(100) 내의 제1 트렌치(116) 내측벽에 생성된 자연 산화막(미도시)은 제거되는 동시에, 상기 필드 영역(102)의 제1 트렌치(116)는 실리콘 산화물로 이루어져 있기 때문에 확장된다.
도 7을 참조하면, 상기 제2 트렌치(116a) 내측면에 게이트 산화막(120)을 형성하기 위하여, 상기 도 6에 도시된 결과물을 산화 처리(oxidation)한다. 상기 산화 처리로는 열 산화(thermal oxidation) 공정을 들 수 있다.
상기 산화 처리 공정을 수행하면, 실리콘을 포함하는 액티브 영역(100)의 제2 트렌치(116a) 내측면은 용이하게 산화되며, 산화물을 포함하는 필드 영역(102)의 제2 트렌치(116a) 내측면은 거의 산화되지 않는다. 또한, 상기 실리콘 패턴(110) 측벽도 일부 산화된다.
즉, 산화되는 정도를 살펴보면, 액티브 영역(100)의 제2 트렌치(116a) 내측면, 실리콘 패턴(110) 및 필드 영역(102)의 제2 트렌치(116a) 내측면 순으로 빠르게 산화된다.
이로써, 액티브 영역(100)의 제2 트렌치(116a) 상부의 폭은 상기 제2 개구(118)의 폭보다 작거나 동일한 폭을 가지며, 필드 영역(102)의 제2 트렌치(116a) 상부의 폭은 상기 제2 개구(118)의 폭보다 작거나 동일한 폭을 가질 수 있다.
도 8을 참조하면, 상기 제2 트렌치(116a)를 매몰하면서 상기 게이트 산화막(120)을 덮는 도전막(122)을 형성한다.
상기 도전막(122)은 금속, 금속 질화물 또는 금속 실리사이드를 포함할 수 있으며, 이들의 조합을 포함할 수 있다. 예를 들어, 상기 도전막(122)의 물질은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi) 등을 들 수 있다.
전술한 바와 같이, 본 발명에 따르면, 상기 마스크 패턴(112)에 등방성 식각 공정을 수행하여 상기 제1 개구(116)로부터 확장된 제2 개구(118)를 형성함으로써, 상기 제2 트렌치(116a)의 상부 폭이 상기 제2 개구(118)와 동일하거나 작다.
따라서, 상기 제2 트렌치(116a)를 도전막(122)으로 매립시, 세정 공정으로 인해, 상기 필드 영역 내의 제2 트렌치(116a)가 확장되더라도 상기 도전막(122) 내에 보이드 및 심 등이 생성되는 것을 미연에 억제할 수 있다.
이후, 상기 마스크 패턴 구조물(112)이 노출되도록 상기 도전막(122)을 연마한다. 상기 연마 공정은 에치백 또는 화학 기계적 연마 공정을 수행할 수 있다.
도 9를 참조하면, 상기 마스크 패턴(112)을 제거함으로써, 게이트 전극(124)을 형성한다. 이후, 상세하게 도시되어 있지는 않지만, 상기 게이트 전극(124)의 양측에 노출된 기판(100)에 소스/드레인 영역(미도시)을 형성할 수 있다.
이로써, 게이트 산화막(120), 게이트 전극(124) 및 소스/드레인 영역을 포함하는 트랜지스터를 형성할 수 있다. 상기 트랜지스터의 게이트 전극 내부에는 보이드 또는 심이 형성되지 않으므로, 문턱 전압의 산포를 우수하여 누설 전류를 억제할 수 있다.
상기와 같은 본 발명에 따르면, 트렌치를 형성하기 위해 사용되는 마스크 패턴을 등방성 식각하여, 상기 마스크 패턴으로 한정되는 개구의 폭이 상기 트렌치의 상부 폭보다 동일하거나 크게 확장함으로써, 상기 트렌치를 도전막으로 매립 시, 상기 도전막 내부의 보이드 및 심 생성을 억제할 수 있다.
따라서, 상기 도전막을 게이트 전극으로 사용하는 트랜지스터의 문턱 전압의 산포를 우수하게 하고, 누설 전류 생성을 억제할 수 있어 반도체 장치의 전기적인 특성을 보다 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 액티브 영역 및 필드 영역이 구분된 기판 상에 상기 기판의 일부를 노출시키는 제1 개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 액티브 영역 및 필드 영역에 제1 트렌치(trench)를 형성하는 단계;
    상기 마스크 패턴을 등방성 식각하여 상기 제1 개구로부터 확장된 제2 개구를 형성하는 단계;
    상기 기판 상에 생성된 자연 산화막이 제거되도록, 상기 기판을 세정하면서 상기 필드 영역에 형성된 제1 트렌치의 내부 폭이 선택적으로 확장된 형태를 갖는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치를 내부에 게이트를 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제1항에 있어서, 상기 필드 영역에 형성된 제2 트렌치 상부 폭이 상기 제2 개구의 폭보다 작거나 동일한 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제1항에 있어서, 상기 마스크 패턴은 폴리 실리콘 패턴 및 실리콘 질화막 패턴이 적층된 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제3항에 있어서, 상기 마스크 패턴을 등방성 식각하여 상기 제1 개구로부터 확장된 제2 개구를 형성하는 단계는,
    인산 및 황산 용액을 이용하여 상기 실리콘 질화막 패턴의 일부분을 제거하는 단계; 및
    암모니아, 과산화수소 및 물을 포함하는 SC-1(standard-clean 1) 용액을 이용하여 상기 폴리 실리콘 패턴의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제1항에 있어서, 상기 제2 트렌치를 매립하는 게이트를 형성하는 단계는,
    상기 제2 트렌치 내측면, 실리콘 패턴 측면 및 기판 상에 게이트 산화막을 형성하는 단계;
    상기 제2 트렌치를 매몰하면서 상기 게이트 산화막을 덮는 도전막을 형성하는 단계;
    상기 마스크 패턴이 노출되도록 상기 도전막을 연마하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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CN105374675A (zh) * 2013-12-03 2016-03-02 中微半导体设备(上海)有限公司 半导体结构的形成方法

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