KR20080069761A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20080069761A
KR20080069761A KR1020070007378A KR20070007378A KR20080069761A KR 20080069761 A KR20080069761 A KR 20080069761A KR 1020070007378 A KR1020070007378 A KR 1020070007378A KR 20070007378 A KR20070007378 A KR 20070007378A KR 20080069761 A KR20080069761 A KR 20080069761A
Authority
KR
South Korea
Prior art keywords
silicon
nitride layer
layer pattern
layer
pattern
Prior art date
Application number
KR1020070007378A
Other languages
English (en)
Inventor
이고은
이공수
김경석
김비오
노주희
형용우
한재종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070007378A priority Critical patent/KR20080069761A/ko
Publication of KR20080069761A publication Critical patent/KR20080069761A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

보이드 또는 심 생성이 억제된 질화층 패턴을 갖는 반도체 소자의 형성 방법에 있어서, 기판 상에 제1 실리콘층 및 제1 실리콘층을 노출시키는 제1 개구(opening)를 갖는 질화층 패턴을 형성한다. 제1 개구의 측벽, 저면 및 질화층 패턴의 상면 상에 제2 실리콘층을 형성한 다음 제2 실리콘층 상에 제1 온도에서 제1 실리콘 질화층을 형성한다. 제1 실리콘 질화층을 부분적으로 식각하여 제1 실리콘 질화층 내에 제2 개구를 형성한 후 제2 개구를 매립하면서 제2 실리콘층 상에 제1 온도 보다 높은 제2 온도에서 제2 실리콘 질화층을 형성한다. 제2 실리콘 질화층, 제1 실리콘 질화층 및 제2 실리콘층의 상부를 제거하여 제1 개구 내에 제2 실리콘층 패턴, 제1 실리콘 질화층 패턴, 제2 실리콘 질화층 패턴을 형성한다. 상기와 같이, 기판 상에 리세스를 형성하기 위한 마스크로 사용되는 질화층 패턴의 온도를 2 단계로 나누어 형성시킴으로써 보이드 없이 갭필시킬 수 있으며, 이를 이용하여 후속의 리세스된 게이트 전극의 형성시 피팅 발생이 억제될 수 있다.

Description

반도체 소자의 형성 방법{Method of forming a semiconductor device}
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 102 : 필드 영역
104 : 제1 패드 산화층 106 : 제1 실리콘층
110 : 제2 질화층 패턴 112 : 제1 개구
114 : 제2 실리콘층 116 : 제1 실리콘 질화층
118 : 제2 개구 120 : 제2 실리콘 질화층
122 : 제2 실리콘층 패턴 124 : 제1 실리콘 질화층 패턴
125 : 제3 질화층 패턴 126 : 제2 실리콘 질화층 패턴
128 : 제3 개구 130 : 제4 개구
132 : 제1 실리콘층 패턴 134 : 리세스
136 : 게이트 절연층 138 : 게이트 도전층
140 : 도전층 패턴
본 발명은 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 마스크 패턴을 이용하여 식각한 리세스된(recessed) 게이트 전극을 갖는 반도체 소자의 형성 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 반도체 장치를 구성하는 패턴의 선폭 및 패턴들 사이의 간격이 현저하게 감소되고 있다. 그러나, 게이트 전극과 같은 도전성 패턴의 선폭을 충분히 감소시키는 경우, 트랜지스터의 성능이 사용자가 원하는 수준을 갖기가 어려워진다. 특히, 디자인 룰이 100nm 이하로 고도로 집적된 반도체 장치에 채용되는 트랜지스터는 충분한 유효 채널 길이 및 양호한 정션 누설 전류 특성을 확보하는 것이 용이하지 않다. 때문에, 상기한 문제들을 극복하기 위한 방법의 하나로 기판에서 차지하는 수평 면적이 감소되면서도 충분한 유효 채널 길이를 갖는 리세스된 게이트 전극을 구비하는 반도체 장치가 개발되었다. 상기 리세스된 게이트 전극은 통상적으로 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 식각하여 리세스를 형성한 이 후에 상기 리세스 내에 게이트 산화층 및 도전막을 채워 넣음으로서 형성된다.
따라서, 우선 상기 리세스된 게이트 전극을 형성하기 위해서는 반도체 기판에 리세스 부위를 형성하기 위한 마스크 패턴을 보이드 없이 형성하는 공정이 필수적으로 요구된다. 그런데, 상기 리세스 부위를 형성하기 위한 마스크 패턴을 보이드 없이 매립하여 형성하는 것이 용이하지 않다.
특히, 최근에는 기판에 리세스를 형성시키기 위한 마스크 패턴으로 이용되는 실리콘층 패턴을 형성하기 위해 실리콘 질화층(SiN) 패턴을 식각 마스크로 이용하고 있다. 여기서, 상기 식각 마스크의 형성 시, 우선 제1 실리콘 질화층 패턴들 사이의 개구 내부에 마스크 패턴의 형성을 위해 제거될 실리콘층을 형성한 다음, 상기 실리콘층이 형성된 상기 개구를 완전히 매립시키도록 제2 실리콘 질화층을 형성한다. 그러나, 상기 제2 실리콘 질화층의 형성시 상기 개구의 좁은 입구 부위가 상기 제2 실리콘 질화층의 형성에 의해 완전히 막혀버리게 되어 상기 제2 실리콘 질화층 내에 쉽게 보이드 또는 심이 생성된다.
이때, 생성된 보이드 또는 심은 후속하여 마스크 패턴으로 이용되는 상기 실리콘층 패턴의 형성을 위한 식각 공정 동안에 상기 실리콘층 패턴 내부에 피팅(pitting)을 유발시키는 원인이 된다.
또한, 상기 보이드가 후속하여 게이트 전극을 형성시키기 위한 리세스 형성에서도 균일하지 못한 식각 공정을 진행시킬 수 있다. 따라서, 상기 리세스 내부에 도전층이 완전히 매립되지 못하고 상기 도전층 내부에도 보이드를 형성시킬 수 있다. 이러한 보이드가 상기 게이트 산화층과 접촉된 경우에는 MOS 트랜지스터의 문턱 전압이 설정된 값을 갖지 못하고 매우 불규칙하게 된다. 이와 같은 문턱 전압의 산포 불량 및 누설 전류의 증가로 인하여 결국 반도체 장치의 전기적인 특성이 크게 저하되고 있다.
따라서, 본 발명의 목적은 보이드 또는 심의 생성이 생성되지 않는 실리콘 질화층 패턴을 형성하여 후속하여 형성되는 마스크 패턴의 피팅 유발을 억제시키면 서 이후의 게이트 전극의 동작 특성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 상에 제1 실리콘층을 형성한다. 상기 제1 실리콘층 상에 상기 제1 실리콘층을 노출시키는 제1 개구(opening)를 갖는 질화층 패턴을 형성한다. 상기 제1 개구의 측벽, 저면 및 상기 질화층 패턴의 상면 상에 제2 실리콘층을 형성한다. 상기 제2 실리콘층 상에 제1 온도에서 제1 실리콘 질화층을 형성한다. 상기 제1 실리콘 질화층을 부분적으로 식각하여 상기 제1 실리콘 질화층 내에 상부 폭이 하부 폭보다 넓은 제2 개구를 형성한다. 상기 제2 개구를 매립하면서 상기 제2 실리콘층 상에 제1 온도 보다 높은 제2 온도에서 제2 실리콘 질화층을 형성한다. 상기 질화층 패턴의 상면이 노출되도록 상기 제2 실리콘 질화층, 제1 실리콘 질화층 및 제2 실리콘층의 상부를 제거하여 상기 제1 개구 내에 제2 실리콘층 패턴, 제1 실리콘 질화층 패턴 및 제2 실리콘 질화층 패턴을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 온도는 500 내지 700℃이며, 상기 제2 온도는 700 내지 800℃일 수 있다.
또한, 상기 제2 개구는 등방성 식각 공정 또는 에치백 공정으로 형성될 수 있다.
여기서, 본 발명의 일 실시예에 따르면, 상기 제1 실리콘 질화층은 상기 제2 실리콘층 상에 컨포말하게(conformally) 50 내지 200Å의 두께를 갖도록 형성될 수 있다. 그리고, 상기 제2 실리콘 질화층은 8 내지 15Å/minutes의 증착 속도로 1500 내지 2500Å의 두께를 갖도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 개구 내에 제2 실리콘층 패턴, 제1 실리콘 질화층 패턴 및 제2 실리콘 질화층 패턴을 형성한 후에, 상기 질화층 패턴, 제1 실리콘 질화층 패턴 및 제2 실리콘 질화층 패턴을 식각 마스크로 사용하여 상기 제2 실리콘층 및 제1 실리콘층을 식각하여 상기 기판을 노출시키는 제3 개구를 갖는 제1 실리콘층 패턴을 형성한다. 이어서, 상기 노출된 기판을 이방성 식각하여 리세스를 형성한 다음 상기 리세스 내측면, 제1 실리콘층 패턴의 측면 및 기판을 산화처리(oxidation)하여 게이트 절연층을 형성한 후 상기 리세스를 매립하는 게이트 도전층을 더 형성할 수 있다.
본 발명에 의하면, 리세스를 형성하기 위한 마스크 패턴으로 사용되는 실리콘층 패턴을 형성하기 위하여 실리콘층 상에 질화층 패턴을 2단계의 온도에서 심 또는 보이드가 생성되지 않도록 형성시킴으로써, 상기 질화층 패턴을 이용한 식각 공정으로 실리콘층 패턴의 형성시 내부에 피팅(pitting)이 생성되는 것을 차단할 수 있다. 따라서, 이후의 상기 실리콘층 패턴을 마스크 패턴으로 하여 기판 내에 리세스를 형성할 경우 피팅 문제가 해결될 수 있다.
이하, 본 발명의 반도체 소자의 형성 방법에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 층 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 층이 다른 층 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 층 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 층이 개재될 수 있다. 또한, 각 층, 영역, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층, 영역, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 14는 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다. 도 1 내지 도 9는 반도체 기판의 셀 영역 및 주변 영역을 모두 도시하고 있으나, 도 10 내지 도 14는 셀 영역의 액티브 영역 및 필드 영역을 확대한 공정 단면도들을 도시하고 있다.
도 1을 참조하면, 셀 영역(cell area) 및 주변 영역(periphery area)을 포함하는 기판(100)을 마련한다.
상기 기판(100)은 실리콘(silicon)을 포함하는 기판(100)이다. 그리고, 상기 셀 영역은 이후 형성되는 반도체 소자의 저장 소자들이 구비되는 영역이며, 상기 주변 영역은 상기 반도체 소자의 로직 셀들이 구비되는 영역이다.
상기 기판(100)에 매립된 산화물 패턴(102)을 형성한다. 상기 산화물 패턴은 기판(100)의 필드 영역(102)이며, 상기 산화물 패턴에 의해 액티브 영역(100)이 한정된다.
상기 필드 영역(102)을 형성하는 방법을 보다 상세하게 설명하면, 우선, 상기 기판(100) 상에 제1 패드 산화층(pad oxide layer, 미도시)을 형성한다. 상기 제1 패드 산화층이 형성됨으로써 후속 공정에서 형성되는 제1 질화층(미도시)과 기판(100) 사이의 스트레스를 완화시킬 수 있다. 상기 제1 패드 산화층은 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정을 수행하여 형성될 수 있다.
상기 제1 패드 산화층 상에 제1 질화층을 형성한다. 상기 제1 질화층은 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
상기 제1 질화층 상에 상기 제1 질화층을 부분적으로 노출시키는 제1 포토레지스트 패턴(미도시)을 형성한다. 이때, 상기 제1 포토레지스트 패턴을 형성하기 전에, 상기 제1 질화층 상에 비정질 탄소층(미도시) 및 유기 반사 방지층(미도시)을 더 형성할 수 있다. 상기 비정질 탄소층 및 유기 반사 방지층은 이후에 수행되는 사진 공정에서 난반사에 의해 제1 포토레지스트 패턴 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막이다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 질화층을 식각하여 제1 질화층 패턴(미도시)을 형성한다. 상기 제1 질화층 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 에싱(ashing) 및 스트립(strip) 공정에 의해 제거할 수 있다.
상기 제1 질화층 패턴을 식각 마스크로 사용하여, 상기 제1 패드 산화층 및 기판(100)을 식각하여 제1 패드 산화층 패턴 및 트렌치(trench, 미도시)를 형성한다. 상기 식각 공정으로 플라즈마 건식 식각(plasma dry etch)을 사용할 수 있다.
상기 트렌치를 형성한 후, 상기 트렌치 내부에 열 산화층(thermal oxide layer, 미도시)을 형성할 수 있다. 상기 열 산화층은 이전의 플라즈마 식각 공정 시 발생한 표면 손상을 치유하기 위해 상기 트렌치 표면을 열 산화시켜 얇은 두께로 상기 트렌치 내부에 형성될 수 있다.
상기 열 산화층이 형성된 트렌치 내면에 수백 Å의 절연층 라이너(dielectric liner, 미도시)를 형성할 수 있다. 상기 절연층 라이너는 이후 공정에 의해 상기 트렌치 내에 매립되는 소자 분리용 산화층 내부의 스트레스(stress)를 감소시키고, 불순물들이 소자 분리 패턴 내로 침투하는 것을 방지하지 위해 형성된다.
상기 트렌치를 매립하도록 상기 제1 질화층 패턴 상에 매립 산화층(미도시)을 형성한다. 상기 매립 산화층은 갭 매립 특성이 우수한 USG(Undoped Silicate Glass)층, O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass)층 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화층 등을 들 수 있다.
필요한 경우, 상기 매립 산화층을 약 800 내지 1,050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 매립 산화층을 치밀 화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
상기 매립 산화층을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 공정으로 상기 제1 질화층 패턴의 상부면이 노출되도록 연마하여 매립 산화물 패턴(102)을 형성한다.
상기 매립 산화물 패턴(102)을 형성한 후, 상기 제1 질화층 패턴을 제거한다.
이로써, 기판(100)이 매립 산화물 패턴(102)으로 이루어지는 필드 영역과, 상기 매립 산화물 패턴(102)들에 의해 한정되는 액티브 영역으로 구분된다. 이때, 상기 필드 영역(102)과 액티브 영역(100)은 셀 영역 및 주변 영역에 모두 형성된다.
도 2를 참조하면, 매립 산화물 패턴(102)이 형성된 기판(100) 상에 제2 패드 산화층(104), 제1 실리콘층(106) 및 제2 질화층(108)을 형성한다.
상기 제2 패드 산화층(104)은 열 산화 또는 화학 기상 증착 공정에 의해 수행된다. 특히, 상기 주변 영역 상에 형성된 제2 패드 산화층(104)은 게이트 절연층으로 기능하며, 상기 셀 영역 상에 형성된 제2 패드 산화층(104)은 기판(100)의 스트레스(stress)를 감소시키는 기능을 한다.
상기 제1 실리콘층(106)은 화학 기상 증착 공정 또는 원자층 적층 공정을 수행하여 형성된다. 상기 제1 실리콘층(106)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 특히, 상기 주변 영역 상에 형성된 제1 실리콘층(106)은 후속되는 고온 공정들에 의해 폴리실리콘층으로 변환되어 게이트 전극으로 기능하며, 상기 셀 영역 상에 형성된 제1 실리콘층(106)은 이후 리세스를 형성하는데 식각 마스크로 사용된다.
상기 제2 질화층(108)은 화학 기상 증착 또는 원자층 적층 공정을 수행하여 형성된다. 특히, 상기 주변 영역 상에 형성된 제2 질화층(108)은 이후 게이트 전극을 형성하는데 식각 마스크로 사용되고, 상기 셀 영역 상에 형성된 제2 질화층(108)은 이후 리세스를 형성하는데 식각 마스크로 사용된다.
도 3을 참조하면, 상기 제2 질화층(108) 상에 상기 제2 질화층(108)을 부분적으로 노출시키는 제2 포토레지스트 패턴(미도시)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 제2 질화층(108)을 식각하여 제2 질화층 패턴(110)을 형성한다.
상기 제2 질화층 패턴(110)을 형성하는 동안, 상기 제2 질화층 패턴(110)에 의해 한정되고, 상기 제1 실리콘층(106)을 노출시키는 제1 개구(112)가 생성된다.
상기 제2 질화층 패턴(110)이 형성된 후, 식각 공정을 지속적으로 수행하여 상기 제1 실리콘층(106)의 상부 일부를 제거한다. 이때, 상기 제거되는 두께는 이후 형성되는 제2 실리콘층의 두께와 동일한 두께를 가질 수 있다.
상기 제2 질화층 패턴(110)을 형성한 후, 상기 제2 포토레지스트 패턴은 에싱 및 스트립 공정에 의해 제거될 수 있다.
도 4를 참조하면, 상기 제1 개구(112)의 측벽, 저면 및 상기 제2 질화층 패턴(110)의 상면 상에 제2 실리콘층(114)을 형성한다. 이때, 상기 제2 실리콘층(114)이 상기 제1 개구(112)를 완전하게 매립하지 않도록 컨포말하 게(conformally) 형성한다. 즉, 상기 제2 실리콘층(114)은 상기 제1 개구(112)의 측벽, 저면 및 상기 제2 질화층 패턴(110)의 상면 프로파일을 따라 형성된다.
상기 제2 실리콘층(114)은 화학 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다. 또한, 상기 제2 실리콘층(114)이 형성되는 두께는 상기 제1 실리콘층(106) 상부의 제거된 두께와 동일할 수 있다. 그리고, 상기 셀 영역 상에 형성되는 제2 실리콘층(114)의 두께에 따라 이후 형성되는 리세스된 게이트 전극의 선폭이 결정된다.
도 5를 참조하면, 상기 제2 실리콘층(114) 상에 제1 온도에서 제1 실리콘 질화층(116)을 형성한다. 이때, 상기 제1 실리콘 질화층(116)이 상기 제2 실리콘층(114)이 형성된 상기 제1 개구(112)를 완전하게 매립하지 않도록 형성한다. 즉, 상기 제1 실리콘 질화층(116)은 상기 제2 실리콘층(114)의 상면 프로파일을 따라 컨포말하게 형성된다. 여기서, 상기 제1 온도는 500 내지 700℃ 일 수 있으며, 상기 제1 실리콘 질화층(116)은 50 내지 200Å의 두께를 갖도록 형성된다. 상기 제1 실리콘 질화층(116)은 화학 기상 증착 공정 또는 원자층 적층 공정을 수행하여 형성될 수 있다. 그리고, 상기 제1 실리콘 질화층(116)은 상기 제2 질화층 패턴(110)과 동일한 식각 선택비를 가질 수 있다.
도 6을 참조하면, 상기 제1 실리콘 질화층(116)을 부분적으로 식각하여 식각된 제1 실리콘 질화층(116a)에 의해 한정되는 제2 개구(118)를 형성한다. 이때, 상기 부분적인 식각 공정은 상기 제2 개구(118)의 상부 폭이 하부 폭보다 넓도록 수행된다. 즉, 상기 제2 개구(118)의 입구를 확장시켜줌으로써, 후속하여 상기 제2 개구(118) 내에 형성되는 제2 실리콘 질화층을 보이드 또는 심 생성없이 형성시킬 수 있다. 여기서, 상기 부분적인 식각 공정은 상기 제2 실리콘층(114)의 상면이 노출될 때까지 수행한다.
상기 부분적인 식각 공정의 예로서는 등방성 식각 공정 또는 에치백 공정을 들 수 있다. 상기 등방성 식각으로는 습식 식각을 사용하며, 상기 습식 식각에 사용되는 습식 식각 용액은 질화물 및 실리콘 사이에 식각 선택비를 갖는 물질이다. 즉, 상기 제1 실리콘 질화층(116)의 측벽 일부가 제거되는 동안 상기 제2 실리콘층(114)은 거의 식각되지 않는다.
도 7을 참조하면, 상기 제2 개구(118)를 매립하면서 상기 제2 실리콘층(114) 상에 상기 제1 온도 보다 높은 제2 온도에서 제2 실리콘 질화층(120)을 형성한다. 따라서, 상기 제2 실리콘 질화층(120)은 상기 제1 실리콘 질화층(116)보다 빠른 증착 속도로 형성된다. 일 예로서, 상기 제2 온도는 상기 제1 온도 보다 높은 700 내지 800℃일 수 있다. 이에 따라, 상기 제2 실리콘 질화층(120)은 8 내지 15Å/minutes의 증착 속도로 상기 제2 실리콘층(114) 상에 1500 내지 2500Å의 두께를 갖도록 형성될 수 있다.
여기서, 상기 제2 실리콘 질화층(120)은 화학 기상 증착 공정을 수행하여 형성된다. 그리고, 상기 제2 실리콘 질화층(120)은 상기 식각된 제1 실리콘 질화층(116a)과 동일한 식각 선택비를 가질 수 있다.
도 8을 참조하면, 상기 제1 질화층 패턴(110)의 상면이 노출되도록 상기 제2 실리콘 질화층(120), 식각된 제1 실리콘 질화층(116a) 및 제2 실리콘층(114)의 상 부를 제거한다. 상기 제2 실리콘 질화층(120)의 상부와, 식각된 제1 실리콘 질화층(116a)의 상부와, 노출된 제2 실리콘층(114)의 상부 일부가 제거되어 상기 제1 개구(112) 내에 제2 실리콘층 패턴(122), 제1 실리콘 질화층 패턴(124) 및 제2 실리콘 질화층 패턴(126)이 형성된다. 상기 제2 실리콘 질화층(120), 식각된 제1 실리콘 질화층(116a) 및 제2 실리콘층(114)의 상부 일부는 화학 기계적 연마 공정 또는 에치백 공정을 이용하여 제거할 수 있다.
여기서, 상기 제2 개구(118) 내부에 형성되는 상기 제1 실리콘 질화층 패턴(124) 및 제2 실리콘 질화층 패턴(126)은 제3 질화층 패턴(125)을 이룬다. 이로써, 상기 제1 실리콘층(106) 상에 상기 제2 질화층 패턴(110), 제3 질화층 패턴(125) 및 제2 실리콘층 패턴(122)이 교번되어 형성된다.
상기와 같이, 제2 실리콘 질화층(120)의 형성 이전에 증착 온도가 낮아 상대적으로 스텝 커버리지가 좋은 제1 실리콘 질화층(116)을 형성시켜 상기 제1 개구(112) 내에서 심 또는 보이드의 생성 문제를 감소시킨 다음 증착 온도를 증가시킨 제2 실리콘 질화층(120)을 형성시킴으로써, 보이드 생성의 차단하면서 증착 시간을 단축시킬 수 있다.
또한, 후속하여 상기 제3 질화층 패턴(125)을 이용한 식각 공정을 통해 제1 실리콘층 패턴(132, 도 9)을 형성할 때 상기 제1 실리콘층 패턴(132) 내부에 피팅(pitting) 생성을 방지할 수 있다.
도 9를 참조하면, 상기 제2 실리콘층 패턴(122)을 제거한다. 상기 제2 실리콘층 패턴(122)은 등방성 식각에 의해 제거될 수 있다.
상기 등방성 식각 공정으로 습식 식각 공정을 사용하고, 상기 습식 식각 공정에 사용되는 습식 식각 용액은 실리콘과 질화물 사이에서 높은 식각 선택비를 갖는다. 즉, 상기 습식 식각 용액을 이용하여 상기 제2 실리콘층 패턴(122)을 제거하는 동안 상기 제2 실리콘층 패턴(122) 양측에 구비되는 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)은 거의 식각되지 않는다.
상기 제2 실리콘층 패턴(122)을 완전하게 제거하는 동안, 상기 제1 실리콘층(106) 상에는 상기 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)에 의해 한정되는 제3 개구(128)가 생성된다.
계속해서, 상기 제3 개구(128)에 의해 노출된 제1 실리콘층(106)을 식각하여 상기 제2 패드 산화층(104)을 노출시키는 제4 개구(130)를 포함하는 제1 실리콘층 패턴(132)을 형성한다. 상기 식각 공정으로는 등방성 또는 이방성 식각을 사용할 수 있다. 예를 들어 등방성 식각을 사용하는 경우, 습식 식각 공정을 이용할 수 있으며, 상기 습식 식각 공정 시, 상기 습식 식각 용액과 동일한 습식 식각 용액을 사용할 수 있다.
이때, 상기 제3 개구(128) 및 제4 개구(130)는 서로 연통되며, 상기 제3 개구(128) 및 제4 개구(130)는 동일한 폭을 갖는다.
이로써, 기판(100) 상에 제2 패드 산화층(104)이 형성되며, 상기 제2 패드 산화층(104) 상에, 제4 개구(130)를 포함하는 제1 실리콘층 패턴(132)과 제3 개구(128)를 포함하는 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)이 형성된다.
여기에서, 셀 영역에 형성된 제1 실리콘층 패턴(132)과, 제2 질화층 패 턴(110) 및 제3 질화층 패턴(125)이 이후 리세스를 형성하기 위한 마스크 패턴으로 사용된다. 한편, 주변 영역에 형성된 제1 실리콘층 패턴(132)은 게이트 전극으로 사용되고, 상기 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)은 후속 공정 시 상기 제1 실리콘층 패턴(132)을 보호하는 기능을 수행한다.
따라서, 이하의 공정들은 기판(100)의 셀 영역에만 선택적으로 수행된다. 그리고, 이하 도 10 내지 도 14는 상기 셀 영역의 액티브 영역(100) 및 필드 영역(102)을 보다 확대하여 설명하기로 한다.
도 10을 참조하면, 상기 제1 실리콘층 패턴(132)을 등방성 식각하여 상기 제4 개구(130)를 확장시킨다.
상기 등방성 식각으로는 습식 식각을 사용하며, 상기 습식 식각에 사용되는 습식 식각 용액은 질화물 및 실리콘 사이에 식각 선택비를 갖는 물질이다. 즉, 상기 제1 실리콘층 패턴(132)의 측벽 일부가 제거되는 동안 상기 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)은 거의 식각되지 않는다.
상기 제4 개구(130)를 포함하는 제1 실리콘층 패턴(132)은 상기 셀 영역의 액티브 영역(100) 및 필드 영역(102) 상에 모두 형성된다. 이때, 상기 액티브 영역(100)은 실리콘을 포함하고, 상기 필드 영역(102)은 산화물을 포함한다.
이어서, 상기 제1 실리콘층 패턴(132)의 측벽을 플라즈마 질화 처리(plasma nitridation) 공정을 더 수행하여 후속되는 산화 처리 공정 시, 상기 제1 실리콘층 패턴(132)의 측벽이 산화되는 것을 억제시킬 수 있다.
도 11을 참조하면, 상기 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)을 식각 마스크로 사용하여 노출된 기판(100)을 식각하여 리세스(134)를 형성한다.
상기 식각 공정은 전면 이방성 식각을 사용하며, 상기 전면 이방성 식각 공정으로는 플라즈마 건식 식각을 들 수 있다.
상기 리세스(134)의 상부 폭은 상기 제3 개구(128)와 동일한 폭을 가진다.
그리고, 셀 영역의 액티브 영역(100)에 형성된 리세스(134)는 하부로 갈수록 좁은 폭을 가지며, 필드 영역(102)에 형성된 리세스(134)는 상부 및 하부가 실질적으로 동일한 폭을 가진다. 이는 상기 액티브 영역(100)은 실리콘을 포함하며, 상기 필드 영역(102)은 산화물을 포함하고 있기 때문이다.
도 12를 참조하면, 상기 액티브 영역(100)의 리세스(134) 내측면에 게이트 절연층(136)을 형성하기 위하여, 상기 도 11에 도시된 결과물을 산화처리(oxidation)한다. 상기 산화처리로는 열 산화(thermal oxidation) 공정을 들 수 있다.
상기 산화처리 공정을 수행하면, 실리콘을 포함하는 액티브 영역(100)의 리세스(134) 내측면은 용이하게 산화되며, 상기 산화물을 포함하는 필드 영역(102)의 리세스(134) 내측면은 거의 산화되지 않는다. 또한, 상기 질화 처리된 제1 실리콘층 패턴(132)도 일부 산화된다. 즉, 산화되는 정도를 살펴보면, 액티브 영역(100)의 리세스(134) 내측면, 질화 처리된 제1 실리콘층 패턴(132) 및 필드 영역(102)의 리세스(134) 내측면 순으로 빠르게 산화된다.
도 13을 참조하면, 상기 리세스(134), 제3 개구(128) 및 제4 개구(130)를 매립하도록 상기 제2 질화층 패턴(110) 및 제3 질화층 패턴(125) 상에 게이트 도전 층(138)을 형성한다.
상기 게이트 도전층(138)은 금속, 금속 질화물 또는 금속 실리사이드를 포함할 수 있으며, 이들의 조합을 포함할 수도 있다. 예컨대, 상기 게이트 도전층(138)으로는 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi), 텅스텐 실리사이드(WSi) 등을 들 수 있다.
상기 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)의 상부가 노출되도록 상기 게이트 도전층(138)의 상부를 연마한다. 상기 연마 공정으로는 화학 기계적 연마 공정 및 에치 백 등을 들 수 있다.
도 14를 참조하면, 상기 제2 질화층 패턴(110), 제3 질화층 패턴(125) 및 상기 제2 질화층 패턴(110)과 제3 질화층 패턴(125) 사이의 게이트 도전층(138)을 제거하여 상기 기판(100)을 노출시킨다.
계속해서, 상기 게이트 도전층(138)의 일부를 제거하여 상기 기판(100)의 표면보다 낮은 상부면을 갖는 도전층 패턴(140)을 형성한다. 상기 도전층 패턴(140)은 리세스(134)된 게이트 전극으로 기능한다.
상세하게 도시되어 있지는 않지만, 상기 도전층 패턴(140) 양측에 노출된 기판(100)에 소스/드레인 영역을 형성할 수 있다.
이로써, 게이트 절연층(136), 게이트 전극(140) 및 소스/드레인 영역을 포함하는 트랜지스터를 형성할 수 있다.
상기 기판(100)에 리세스(134)를 형성시키기 위한 제1 실리콘층 패턴(132)을 형성하기 위해 보이드 또는 심이 형성되지 않은 제2 질화층 패턴(110) 및 제3 질화층 패턴(125)을 이용함으로써, 상기 제1 실리콘층 패턴(132) 내부에 피팅 현상이 발생하는 문제를 차단할 수 있다. 따라서, 상기 리세스(134) 내부에 형성되는 트랜지스터의 게이트 전극도 피팅 현상이 발생되지 않을 수 있다.
상기와 같은 본 발명에 따르면, 리세스를 형성하기 위한 마스크 패턴으로 사용되는 실리콘층 패턴을 형성하기 위하여 실리콘층 상에 질화층 패턴을 2단계의 온도에서 심 또는 보이드가 생성되지 않도록 형성시킴으로써, 상기 질화층 패턴을 이용한 식각 공정으로 실리콘층 패턴의 형성시 내부에 피팅(pitting)이 생성되는 것을 차단할 수 있다. 따라서, 이후의 상기 실리콘층 패턴을 마스크 패턴으로 하여 기판 내에 리세스를 형성할 경우 발생되는 피팅 문제가 해결될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 기판 상에 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 상기 제1 실리콘층을 노출시키는 제1 개구(opening)를 갖는 질화층 패턴을 형성하는 단계;
    상기 제1 개구의 측벽, 저면 및 상기 질화층 패턴의 상면 상에 제2 실리콘층을 형성하는 단계;
    상기 제2 실리콘층 상에 제1 온도에서 제1 실리콘 질화층을 형성하는 단계;
    상기 제1 실리콘 질화층을 부분적으로 식각하여 상기 제1 실리콘 질화층 내에 상부 폭이 하부 폭보다 넓은 제2 개구를 형성하는 단계;
    상기 제2 개구를 매립하면서 상기 제2 실리콘층 상에 제1 온도 보다 높은 제2 온도에서 제2 실리콘 질화층을 형성하는 단계; 및
    상기 질화층 패턴의 상면이 노출되도록 상기 제2 실리콘 질화층, 제1 실리콘 질화층 및 제2 실리콘층의 상부를 제거하여 상기 제1 개구 내에 제2 실리콘층 패턴, 제1 실리콘 질화층 패턴 및 제2 실리콘 질화층 패턴을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제1항에 있어서, 상기 제1 온도는 500 내지 700℃이며, 상기 제2 온도는 700 내지 800℃인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제1항에 있어서, 상기 제2 개구는 등방성 식각 공정 또는 에치백 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제1항에 있어서, 상기 제1 실리콘 질화층은 상기 제2 실리콘층 상에 컨포말하게(conformally) 50 내지 200Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제1항에 있어서, 상기 제2 실리콘 질화층은 8 내지 15Å/minutes의 증착 속도로 1500 내지 2500Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제1항에 있어서, 상기 제1 개구 내에 제2 실리콘층 패턴, 제1 실리콘 질화층 패턴 및 제2 실리콘 질화층 패턴을 형성하는 단계 이후에,
    상기 질화층 패턴, 제1 실리콘 질화층 패턴 및 제2 실리콘 질화층 패턴을 식각 마스크로 사용하여 상기 제2 실리콘층 및 제1 실리콘층을 식각하여 상기 기판을 노출시키는 제3 개구를 갖는 제1 실리콘층 패턴을 형성하는 단계;
    상기 노출된 기판을 이방성 식각하여 리세스를 형성하는 단계;
    상기 리세스 내측면, 제1 실리콘층 패턴의 측면 및 기판을 산화처리(oxidation)하여 게이트 절연층을 형성하는 단계; 및
    상기 리세스를 매립하는 게이트 도전층을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020070007378A 2007-01-24 2007-01-24 반도체 소자의 형성 방법 KR20080069761A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070007378A KR20080069761A (ko) 2007-01-24 2007-01-24 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070007378A KR20080069761A (ko) 2007-01-24 2007-01-24 반도체 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR20080069761A true KR20080069761A (ko) 2008-07-29

Family

ID=39822782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070007378A KR20080069761A (ko) 2007-01-24 2007-01-24 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR20080069761A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608042B2 (en) 2014-11-24 2017-03-28 Intel Corporation Electrode configurations to increase electro-thermal isolation of phase-change memory elements and associated techniques
US10892406B2 (en) 2018-06-04 2021-01-12 Intel Corporation Phase change memory structures and devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608042B2 (en) 2014-11-24 2017-03-28 Intel Corporation Electrode configurations to increase electro-thermal isolation of phase-change memory elements and associated techniques
US10892406B2 (en) 2018-06-04 2021-01-12 Intel Corporation Phase change memory structures and devices

Similar Documents

Publication Publication Date Title
TWI244724B (en) Method for manufacturing device isolation film of semiconductor device
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
KR20090008004A (ko) Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
KR20050026319A (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
JP2010027904A (ja) 半導体装置の製造方法
JP2007019468A (ja) 半導体装置の製造方法
JP2003017555A (ja) 半導体集積回路装置およびその製造方法
JP2008294445A (ja) Ｓｔｉ構造を有する半導体素子及びその製造方法
JP2007019191A (ja) 半導体装置とその製造方法
KR20100041968A (ko) 반도체 소자의 제조 방법
KR100580587B1 (ko) 반도체 장치의 제조 방법
KR20080069761A (ko) 반도체 소자의 형성 방법
KR20040069515A (ko) 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
KR100842749B1 (ko) 반도체소자의 트렌치 소자분리막 형성방법
KR20040005575A (ko) 반도체 장치 및 그 제조 방법
KR20080071809A (ko) 반도체 소자의 형성 방법
US7268055B2 (en) Method of fabricating semiconductor device
JP2006310524A (ja) 半導体装置およびその製造方法
JP2007081347A (ja) 半導体装置の製造方法
KR20080060424A (ko) 반도체 소자의 형성 방법
KR100955677B1 (ko) 반도체 메모리소자의 소자분리막 형성방법
KR100705212B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100481987B1 (ko) 반도체 소자의 ｍｏｓ 커패시터 형성 방법
KR20090078109A (ko) 반도체 소자의 제조 방법
KR20070003062A (ko) 리세스 채널을 갖는 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination