KR100580587B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

게이트를 포함하는 반도체 장치의 제조 방법에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 패턴 및 텅스텐막 패턴이 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 전극에서 기판으로 누설 전류 발생을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
도 1 내지 도 9는 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 소자 분리막
15 : 터널 산화막 18a : 폴리실리콘막 패턴
20a : ONO막 패턴 22a : 텅스텐 질화막 패턴
24a : 텅스텐막 패턴 26a : 하드 마스크 패턴
28 : 재산화막
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 게이트 전극을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 디자인 룰이 점점 미세화 됨에 따라 다층 및 복잡한 구조의 반도체 소자들이 제조되고 있다. 또한, 반도체 소자가 고집적화됨에 따라 배선 또는 게이 트 전극과 같은 도전성 패턴들의 저항을 감소시키는 것이 요구되고 있다.
상기 게이트 전극의 경우, 폴리실리콘막 패턴 상에 텅스텐 실리사이드 패턴이 적층된 구조를 주로 사용하고 있다. 또한, 최근에는 상기 텅스텐 실리사이드 패턴 대신에 상기 텅스텐 실리사이드에 비해 저항이 낮은 텅스텐 패턴이 적층되는 구조가 제안되고 있다.
상기 폴리실리콘막 패턴 상에 텅스텐 패턴이 적층된 형태로 게이트 전극을 구현할 경우에는, 게이트 패터닝 공정을 수행한 이 후에 진행되는 공정 조건들을 적절하게 변경시켜야 한다. 예를 들어, 상기 게이트 패터닝 공정을 수행한 후 식각 시에 데미지를 큐어링하기 위하여 게이트 리옥시데이션 공정을 수행할 경우에, 텅스텐 패턴의 표면 산화가 억제되도록 산화 조건을 최적화하여야 한다. 그러므로, 종래의 텅스텐 실리사이드 패턴이 적층된 구조에서 사용하는 산화 조건을 그대로 사용할 수는 없다.
상기 게이트 리옥시데이션 공정을 수행할 때 폴리실리콘막 패턴의 가장자리 부위는 충분히 산화되어야 한다. 상기 폴리실리콘막 패턴의 가장자리 부위가 산화됨에 따라 상기 폴리실리콘막 패턴의 각 모서리 부위가 둥글게됨으로서, 상기 폴리실리콘막 패턴의 모서리 부위의 전계 집중이 방지된다. 그런데, 상기 텅스텐의 표면 산화가 억제되도록 산화시킬 경우에 사용되는 조건하에서는 산화제가 게이트 절연막 내부로 빠르게 확산되는 특징이 있다. 그러므로, 상기 게이트 산화막 전체의 두께가 두께워지면서 불균일해질 뿐 아니라, 상기 폴리실리콘막 패턴의 모서리 부 위는 충분하게 산화가 이루어지지 않아 상기 실리콘 패턴의 가장자리 부위 각진 형태를 갖게된다. 상기 폴리실리콘막 패턴의 모서리 부위가 각진 형태를 갖는 경우, 상기 각진 부위에서 전계가 집중되어 게이트 산화막의 누설 전류가 증가되고 신뢰성이 저하된다.
게이트 전극을 포함하는 트랜지스터는 미합중국 공개 특허 2002-0031870호 및 일본 공개 특허 2002-222941호에 개시되어 있다. 미합중국 공개 특허 2002-0031870호에는 게이트 구조가 산화막, 질화막 및 폴리실리콘막이 적층되는 형상을 가지며 상기 질화막에 의해 폴리실리콘막의 도펀트 확산을 방지하고 있다. 이 경우, 상기 산화막 상에 질화막이 적층되어 있는 게이트 절연막 구조를 갖고 있어 게이트 절연막을 얇게 구현하기가 어려운 단점이 있다. 또한, 일본 공개 특허 2002-222941호에서는 붕소 도핑된 폴리실리콘 패턴을 포함하는 PMOS 트랜지스터의 게이트 절연막으로서 실리콘 질화 산화막을 형성하고 있다. 상기 실리콘 질화 산화막은 상기 폴리실리콘 패턴에 포함된 붕소가 게이트 절연막 아래의 기판으로 확산되어 트랜지스터의 특성을 열화시키는 것을 방지하기 위하여 제공된다.
따라서, 본 발명의 목적은 누설 전류가 감소되고 신뢰성이 향상되는 게이트 전극 구조를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 장치의 제조에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 게이트 구조물 하 부에 위치한 예비 게이트 산화막의 중앙 부위로 산화제가 확산되는 것을 방지하기 위하여, 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행함으로서 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 및 금속막을 적층한다. 상기 폴리실리콘막 및 금속막을 패터닝하여 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 금속막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조에서, 우선 기판 상에 예비 터널 산화막을 형성한다. 게이트 구조물 하부에 위치한 터널 산화막의 중앙 부위로 산화제가 확산되는 것을 방지하기 위하여, 상기 예비 터널 산화막에 산화제 확산 방지용 표면 처리 공정을 수행하여 터널 산화막을 형성한다. 상기 터널 산화막 상에 예비 폴리실리콘막 패턴을 형성한다. 상기 예비 폴리실리콘막 패턴 상에, ONO막 및 텅스텐막을 적층한다. 상기 예비 폴리실리콘막 패턴, ONO막 및 텅스텐막을 패터닝하여, 플로팅 게이트 전극, ONO막 패턴 및 콘트롤 게이트 전극을 포함하는 예비 게이트 구조물을 형성한다. 상기 플로팅 게이트 전극의 에지 부위가 둥글게 되도록 하면서 상기 콘트롤 게이트 전극 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 플로팅 게이트 전극 표면 및 터널 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다.
상기한 방법에 의하면, 게이트 산화막 표면을 질화 처리함에 따라 상기 게이 트 산화막 표면에서 열산화 반응이 잘 일어나지 않게된다. 그리고, 이 후의 게이트 재산화 공정 시에 상기 게이트 구조물 하부에 위치한 게이트 산화막의 중앙 부위로 산화제가 확산되는 것을 최소화할 수 있다. 때문에, 상기 재산화 공정 시에 상기 게이트 산화막이 재성장되는 것을 억제할 수 있다.
또한, 상기 산화제는 상기 게이트 산화막 상에 위치하는 폴리실리콘막 패턴 가장자리 부위를 집중적으로 산화시킴에 따라 상기 폴리실리콘막 패턴 가장자리 부위가 라운드된 형상을 갖게된다. 따라서, 상기 폴리실리콘막 패턴의 가장자리 부위에 전계가 집중되는 것을 방지할 수 있으며, 상기 게이트 산화막에서의 누설 전류를 최소화할 수 있다. 이로 인해, 트랜지스터의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1 내지 도 9는 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 1,3,4,6~9는 X 방향(액티브와 동일한 방향)으로 절단한 단면도이고, 도 2 및 5는 Y방향으로 절단한 단면도이다.
도1 및 도 2는 기판 상에 예비 터널 산화막을 형성하는 단계를 보여준다. 도 1 및 도 2는 서로 동일 부위를 각각 X 및 Y 방향으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 실리콘 기판(10)에서 소자 분리를 위한 영역을 선택적으로 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부가 완전히 채워지도록 소자 분리용 절연물질을 증착시킨다. 상기 소자 분리용 절연 물질은 TEOS, USG, SOG 또는 HDP-CVD 등의 산화물이 포함된다. 다음에, 상기 소자 분리용 절연물질을 화학 기계적 연마 공정에 의해 기판 표면이 부분적으로 노출되도록 평탄화함으로서 소자 분리막(12)을 형성한다. 상기 공정에 의해 액티브 영역 및 소자 분리 영역이 구분된다.
다음에, 상기 노출된 실리콘 기판(10) 표면 상에 열산화 공정을 수행하여 예비 터널 산화막(14)을 성장시킨다. 상기 예비 터널 산화막(14)의 두께는 형성하고자 하는 트랜지스터의 특성에 따라 달라지지만, 최근의 100nm 이하의 디자인 룰을 갖는 반도체 장치의 셀 트랜지스터의 경우 통상 50 내지 200Å 정도이다.
도 3은 예비 터널 산화막을 터널 산화막으로 전환하는 단계를 보여주는 X방향 단면도이다.
도 3을 참조하면, 게이트 구조물 하부에 위치한 터널 산화막의 중앙 부위로 산화제가 빠르게 확산되는 것을 방지하기 위해, 상기 예비 터널 산화막(14) 표면을 질화 처리한다. 상기 질화 처리 공정에 의해, 상기 예비 터널 산화막(14)은 터널 산화막(15)으로 전환된다. 상기 질화 처리 공정에 의해 상기 예비 터널 산화막(14) 상에 질화막이 형성되지 않는 것이 바람직하다. 즉, 상기 예비 터널 산화막(14)과 상기 터널 산화막(15)의 두께에 변화가 없는 것이 바람직하다. 만일, 상기 예비 터널 산화막(14) 상에 질화막이 더 형성된 구조로 터널 산화막이 형성되는 경우에는 상기 터널 산화막의 두께가 증가되는 문제가 있다. 또한, 게이트 전극의 하지막이 변화됨으로서 이 후, 상기 게이트 전극을 형성하기 위한 증착 공정 조건 등이 변경되어야 하므로 바람직하지 않다.
상기 질화 처리를 함으로서, 상기 터널 산화막(15) 표면을 열산화시켜 실리콘 산화막을 성장시키기가 매우 어려워지게 된다. 이는, 상기 터널 산화막(15) 내에 포함되어 있는 질소 원자들에 의해 산화제가 실리콘 기판(10)으로 침투하여 상기 실리콘 기판(10)과 반응하는 것이 어려워지기 때문이다. 그러므로, 상기 질화 처리 공정을 수행함으로서 게이트 구조물 하부에 위치한 터널 산화막의 중앙 부위로 산화제가 빠르게 확산되는 것을 방지할 수 있다.
상기 질화 처리 공정은 플라즈마 질화 공정에 의해 수행된다. 상기 플라즈마 질화 공정은 질소 라디칼(radical)을 이용하여 표면을 질화시키는 공정으로서, 구체적으로 질소 또는 질소를 포함하는 가스를 챔버 내에 유입하고, 불활성 가스를 챔버 내에 유입하는 단계와, 상기 질소 또는 질소를 포함하는 가스를 플라즈마 상태로 여기시키는 단계를 포함한다. 상기 질소 또는 질소를 포함하는 가스를 플라즈마 상태로 여기시키기 위해 약 1mtorr 내지 10torr의 압력 및 1000 내지 5000W의 파워가 가해진다. 상기 질소를 포함하는 가스는 NH3를 예로 들 수 있다. 상기 플라즈마 질화 공정은 250 내지 600℃의 온도 하에서 수행된다.
상기 불활성 가스는 플라즈마 방전을 빠르게 발생시키기 위해 제공되며, 주로 아르곤(Ar)을 사용한다. 그러나, 상기 불활성 가스가 제공되지 않더라도 상기 플라즈마 질화 공정을 수행할 수 있으므로, 상기 불활성 가스는 경우에 따라 제공되지 않을 수도 있다. 다만, 상기 불활성 가스가 제공되지 않는 경우에는 플라즈마 질화 공정 시간이 증가하게 된다.
상기 플라즈마 질화 공정의 수행 시간은 가변적일 수 있으나, 10초 내지 60 초 정도 수행하는 것이 가장 바람직하다. 상기 플라즈마 질화 공정을 너무 짧은 시간동안 수행하는 경우 게이트 구조물 하부에 위치한 터널 산화막의 중앙 부위로 산화제가 확산되는 것을 최소화하기가 어려우며, 상기 플라즈마 질화 공정을 너무 긴 시간동안 수행하는 경우 공정 시간이 증가될 뿐 아니라 터널 산화막에 질소 원자가 많아져서 상기 터널 산화막의 물성이 변하게 되어 다른 공정 조건들을 최적화시키기가 어려워진다.
상기 플라즈마 질화 공정을 수행하는 경우 상기 터널 산화막(15)은 종래에 실리콘 산화물로 형성되는 터널 산화막에 비해 유전율이 높다. 때문에, 상기 플라즈마 질화 공정을 수행하는 경우 종래와 동일한 특성을 갖는 트랜지스터를 제조하기 위해서는, 상기 예비 터널 산화막(14)으로 제공되는 실리콘 산화막의 두께를 종래에 비해 감소시켜야 한다.
도 4 및 도 5는 예비 폴리실리콘막 패턴을 형성하는 단계를 보여주는 X 및 Y방향 단면도이다.
도 4 및 도 5를 참조하면, 상기 터널 산화막(15) 상에 N형 또는 P형 불순물이 도핑된 폴리실리콘막을 증착시킨다. 상기 폴리실리콘막은 후속 공정에 의해 플로팅 게이트 전극으로 제공된다. 상기 폴리실리콘막에 P형 불순물이 도핑될 수도 있지만, 불휘발성 메모리 장치의 플로팅 게이트 전극으로 제공되는 상기 폴리실리콘막에는 N형 불순물이 도핑되는 것이 트랜지스터의 특성 향상의 측면에서 더욱 바람직하다.
이어서, 상기 폴리실리콘막을 X방향으로 식각하여 라인형의 예비 폴리실리콘 막 패턴(18)을 형성한다.
도 6은 게이트 구조물을 형성하기 위한 적층 단계를 보여주는 X방향 단면도이다.
도 6을 참조하면, 상기 예비 폴리실리콘막 패턴(18) 상에 산화막/질화막/산화막이 적층된 구조의 막(이하, ONO막, 20)을 증착시킨다.
상기 ONO막(20) 상에 30 내지 100Å 정도의 두께로 텅스텐 질화막(22)을 형성한다. 상기 텅스텐 질화막(22)은 후속 공정에서 형성되는 텅스텐막 내의 텅스텐 원자가 상기 예비 폴리실리콘막 패턴(18)으로 확산되는 것을 방지하기 위한 확산 방지막으로 제공된다.
상기 텅스텐 질화막(22) 상에 텅스텐막(24)을 형성한다. 상기 텅스텐막(24)은 후속 공정에 의해 콘트롤 게이트 전극으로 제공된다. 상기 텅스텐막(24) 상에 하드 마스크로서 제공되는 실리콘 질화막(26)을 형성한다.
도 7은 예비 게이트 구조물의 형성 단계를 보여주기 위한 X방향 단면도이다.
도 7을 참조하면, 상기 실리콘 질화막(26)을 사진 식각 공정을 통해 부분적으로 식각하여, 게이트를 패터닝하기 위한 하드 마스크 패턴(26a)을 형성한다. 다음에, 상기 하드 마스크 패턴(26a)을 식각 마스크로 사용하여 상기 텅스텐막(24), 텅스텐 질화막(22), ONO막(20) 및 예비 폴리실리콘막 패턴(18)을 순차적으로 식각함으로서 예비 게이트 구조물을 형성한다. 상기 식각 공정을 수행할 시에, 터널 산화막이 기판 상에 남아 있도록 하여야 한다. 이는 상기 식각 공정에서 터널 산화막이 제거되는 경우, 기판 표면에 플라즈마 데미지가 가해져 액티브 피팅(pitting) 등의 불량이 발생되기 때문이다.
상기 예비 게이트 구조물은 폴리실리콘막 패턴(18a), ONO막 패턴(20a), 텅스텐 질화막 패턴(22a) 및 텅스텐막 패턴(24)이 적층된 형상을 갖는다. 상기 폴리실리콘막 패턴(18a)은 서로 분리된(isolated) 형상을 갖는다.
도 8은 예비 게이트 구조물을 게이트 구조물로 전환시키는 단계를 보여주기 위한 X방향 단면도이다. 도 9는 도 8의 부분 확대도이다.
도 8 및 9를 참조하면, 상기 폴리실리콘막 패턴(18a)의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막 패턴(24a)의 표면 산화가 억제되도록 게이트 재산화 공정을 수행하여 게이트 구조물을 형성한다. 상기 게이트 구조물은 상기 폴리실리콘막패턴(18a) 표면 및 터널 산화막(15) 상에만 재산화막(28)이 형성되어 있는 형상을 갖게된다. 상기 재산화 공정에 의해, 이 전의 식각 공정에서 받은 데미지를 큐어링한다.
상기 텅스텐막 패턴(24a)의 표면 산화가 억제되는 재산화 공정을 수행하기 위해서는 산소가스(O2) 또는 산소 원자를 포함하는 가스를 제공하면서, 수소 가스도 함께 제공되어야 한다. 구체적으로, 상기 재산화 공정에서는 산소 가스(O2) 및 수소가스(H2)가 사용되거나 또는 수증기(H20) 및 수소가스(H2)가 사용될 수 있다.
이때, 상기 산소가스/수소가스의 분압비에 따라 산화 속도의 차이가 발생하게 된다. 상기 산화속도를 증가시기키 위해서는 산소가스를 증가시켜야 하는 반면에 후속의 텅스텐막 패턴의 산화를 최소화하기 위해서는 수소가스를 증가시켜야 한다. 구체적으로, 산소가스 및 수소가스를 사용하는 경우에는 산소가스/수소가스의 분압비는 1 내지 1000% 정도를 가질 수 있다. 또한, 수증기 및 수소가스를 사용하는 경우에는 수증기/수소가스의 분압비는 20 내지 75%이어야 한다. 상기 수증기/수소가스의 분압비가 75%이상이면, 상기 텅스텐이 부분적으로 산화된다.
상기 재산화 공정은 800 내지 900℃의 온도 하에서 수행된다. 또한, 상기 재산화 공정은 퍼니스형의 처리 장치 또는 매엽식 처리 장치에서 수행된다.
상기 조건에 의해 재산화 공정을 수행하면, 상기 기판 상에 남아있는 터널 산화막(15) 상부면 및 상기 폴리실리콘막 패턴(18a) 표면에 재산화막(28)이 형성된다.
그런데, 종래의 방법으로 공정을 진행하는 경우에는, 상기 폴리실리콘막 패턴의 가장자리 부위에 집중적으로 산화가 이루어지는 것이 아니라, 상기 산화제(oxidant)가 빠르게 확산됨에 따라 게이트 구조물 하부의 터널 산화막 전 영역에서 재산화막이 성장되기 때문에 상기 폴리실리콘막 패턴(18a)의 하부 가장자리 부위가 둥근 형상을 갖지 못하고 각진 형상을 갖게 된다. 상기 폴리실리콘막 패턴의 가장자리 부위가 각진 경우, 상기 가장자리 부위에 전계가 집중된다. 또한, 상기 폴리실리콘막 패턴(즉, 플로팅 게이트 전극)에 저장되어 있는 전하가 상기 가장자리를 통해 기판 부위로 빠져나가는 누설 전류가 발생된다. 따라서, 불휘발성 메모리 장치의 동작 불량이 발생하게 된다. 또한, 계속적으로 쓰고 읽기 동작을 수행하면서 상기 가장자리 부위가 열화되어 반도체 장치의 신뢰성이 감소된다.
반면에, 본 실시예에 의하면 터널 산화막(15)이 질화 처리되어 있으므로, 터널 산화막(15)의 중앙 부위로 상기 산화제가 거의 확산되지 않는다. 따라서, 상 기 폴리실리콘막 패턴(18a)의 가장자리 부위에 산화제가 집중되면서, 상기 폴리실리콘막 패턴(18a)의 가장자리 부위가 다른 부위에 비해 빠르게 산화가 이루어진다. 상기 폴리실리콘막 패턴(18a)의 가장자리 부위가 산화됨에 따라 상기 폴리실리콘막 패턴(18a) 가장자리 부위의 프로파일(30, 도 9)이 둥글게 변화하게 된다. 그러므로, 상기 폴리실리콘막 패턴(18a)의 모서리 부위에 전계가 집중되는 것과 누설 전류 발생을 최소화시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 산화제는 벌크 실리콘 산화막 부위에 비해 실리콘 산화막/폴리실리콘막의 계면부위에서 더욱 빠르게 확산된다. 이는, 상기 실리콘 산화막과 폴리실리콘막 계면에는 상대적으로 결함이 많기 때문이다. 그러므로, 종래의 방법으로 공정을 진행한 경우에는, 상기 산화제가 터널 산화막의 중앙 부위로 확산됨에 따라 버즈 비크가 발생하게 되어, 상기 터널 산화막이 불균일하게 두꺼워지는 등의 문제가 발생된다. 특히, 수소 가스를 포함하여 공정을 수행하는 선택적 재산화 공정에서는 상기 버즈 비크에 의한 터널 산화막의 불균일성이 더욱 뚜렷하다.
하지만, 본 실시예의 경우, 게이트 구조물 아래에 위치한 상기 터널 산화막(15)의 중앙 부위로의 산화제(oxidant) 확산이 차단되기 때문에, 상기 재산화 공정을 수행함으로서 발생될 수 있는 터널 산화막(15)의 불균일성을 최소화할 수 있다. 즉, 상기 폴리실리콘막 패턴(18a)의 중심부 아래의 터널 산화막(15) 두께(d1)와 상기 폴리실리콘막 패턴(18a)의 가장자리 부위 아래의 터널 산화막(15) 두께(d2)가 거의 동일하다. 그러므로, 불휘발성 메모리 장치의 셀 트랜지스터의 셀 산포가 감소되어 동작 특성을 향상시킬 수 있다.
이 후에, 도시하지는 않았으나, 소오스/드레인 형성 공정 및 배선 형성 공정을 수행하여 불휘발성 메모리 장치를 완성한다.
비교 실험
본 발명의 제1 실시예의 방법에 의해 게이트 구조물을 형성하고, 종래의 방법에 의해 게이트 구조물을 형성한 후 폴리실리콘막 패턴의 가장자리의 곡률 반경을 각각 측정하였다. 또한, 게이트 구조물 하부의 터널 산화막 두께를 위치별로 측정하였다.
본 발명의 제1 실시예의 방법에 대한 구체적인 조건은 다음과 같다.
터널 산화막 성장 공정 : 61Å 성장 조건으로 진행
터널 산화막의 플라즈마 처리 : N2: 500sccm, Ar : 1000sccm 40초 동안 진행
선택적 재산화 공정 : 850℃, 10Å 성장 조건으로 진행
종래 방법의 조건은 제1 실시예와 동일한 조건에서 플라즈마 처리만을 생략한 것이다.
곡률 반경 측정
제1 실시예의 방법에 의해 형성된 게이트 구조물에서는 폴리실리콘막 패턴의 가장자리 부위에서의 곡률 반경이 약 2㎚로 측정되었으며, 종래의 방법에 의해 형성된 게이트 구조물에서는 폴리실리콘막 패턴의 가장자리 부위가 거의 직선을 이루고 있어서 곡률 반경은 0㎚로 측정되었다. 따라서, 상기 제1 실시예의 방법으로 형성된 게이트 구조물은 상기 폴리실리콘막 패턴의 가장자리 부위가 충분히 둥글게 되는 것을 알 수 있다.
터널 산화막 두께 측정
제1 실시예의 방법에 의해 형성된 게이트 구조물에서는 상기 폴리실리콘막 패턴 아래에 위치하는 터널 산화막 가장자리 부위의 두께와 상기 터널 산화막 중앙 부위에서의 두께가 각각 61Å으로 측정되었다. 반면에, 종래의 방법에 의해 형성된 게이트 구조물에서는 상기 폴리실리콘막 패턴 아래에 위치하는 터널 산화막 가장자리 부위에서의 두께는 71Å으로 측정되고, 상기 터널 산화막 중앙 부위에서의 두께는 64Å으로 측정되었다. 따라서, 상기 제1 실시예의 방법을 수행하는 경우, 재산화 공정 시에 버즈 비크에 의한 터널 산화막의 두께 증가가 거의 발생되지 않음을 알수 있다. 따라서, 터널 산화막의 두께가 불균일하게 되는 것을 최소화할 수 있다.
실시예 2
도 10 내지 도 13은 본 발명의 제2 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 이하에서 설명하는 전계 효과 트랜지스터의 게이트 구조의 제조 방법은 ONO막이 형성되지 않는 것을 제외하고는 상기 제1 실시예의 게이트 구조의 제조 방법과 동일하다.
도 10을 참조하면, 기판(100)에 트렌치 소자 분리 공정을 적용하여 소자 분리막(102)을 형성함으로서, 상기 기판(100)을 액티브 영역 및 소자 분리 영역으로 구분한다.
다음에, 상기 노출된 기판(100) 표면을 열산화시켜 상기 액티브 영역 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막은 통상 50 내지 200Å 정도의 두께로 형성한다.
다음에, 게이트 구조물 하부에 위치한 게이트 산화막의 중앙 부위로 산화제가 확산되는 것을 방지하기 위해, 상기 예비 게이트 산화막의 표면을 질화처리 함으로서 게이트 산화막(104)을 형성한다. 상기 질화 처리 공정의 세부적인 조건은 상기 제1 실시예에서 설명한 것과 동일하다. 상기 질화 처리를 수행함으로서, 상기 게이트 산화막(104)의 표면상에 열에 의한 실리콘 산화막의 성장이 매우 어려워지게 된다. 그러므로, 게이트 구조물 하부에 위치한 게이트 산화막(104)의 중앙 부위로 산화제가 확산되는 것을 방지할 수 있다.
도 11을 참조하면, 상기 게이트 산화막(104) 상에 N형 또는 P형 불순물이 도핑된 폴리실리콘막(106)을 증착시킨다. 상기 폴리실리콘막(106)은 후속 공정에 의해 게이트 전극으로 제공된다. 구체적으로, N형 트랜지스터를 형성하는 경우에는 N형 불순물이 도핑된 폴리실리콘막을 증착시키고, P형 트랜지스터를 형성하는 경우에는 P형 불순물이 도핑된 폴리실리콘막을 증착시키는 것이 바람직하다. DRAM 장치의 경우 단위 셀에는 통상적으로 N형 트랜지스터가 형성되므로, 상기 셀 게이트 전극으로 제공되는 상기 폴리실리콘막(106)에는 N형 불순물이 도핑된다.
상기 폴리실리콘막(106) 상에 30 내지 100Å 정도의 두께로 텅스텐 질화막(108)을 형성한다. 상기 텅스텐 질화막(108)은 후속 공정에서 형성되는 텅스텐막(110) 내의 텅스텐 원자가 상기 폴리실리콘막(106)으로 확산되는 것을 방지하기 위한 확산 방지막으로 제공된다.
상기 텅스텐 질화막(108) 상에 텅스텐막(110)을 형성한다. 상기 텅스텐막(110)은 게이트 전극의 저항을 최소화시키기 위하여 구비된다. 텅스텐막(110) 상에 하드 마스크로 제공되기 위한 실리콘 질화막(112)을 형성한다.
도 12를 참조하면, 상기 실리콘 질화막(112)을 사진 식각 공정을 통해 부분적으로 식각하여 게이트를 패터닝하기 위한 하드 마스크 패턴(112a)을 형성한다. 다음에, 상기 하드 마스크 패턴(112a)을 식각 마스크로 사용하여 상기 텅스텐, 텅스텐 질화막, 폴리실리콘막을 순차적으로 식각함으로서 예비 게이트 전극을 형성한다. 상기 예비 게이트 전극은 폴리실리콘막 패턴(106a), 텅스텐 질화막 패턴(108a) 및 텅스텐막 패턴(110a)이 적층된 형상을 갖는다.
도 13을 참조하면, 상기 폴리실리콘막 패턴(106a)의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막 패턴(110a)의 표면 산화가 억제되도록 재산화 공정을 수행한다. 상기 공정에 의해, 폴리실리콘막 패턴(106a)의 가장자리 프로파일이 개선되고 식각 데미지가 큐어링된 게이트 전극이 완성된다. 또한, 상기 폴리실리콘막 패턴(106a) 표면 및 게이트 산화막(104) 상에만 재산화막이 형성된다.
상기 텅스텐막 표면 산화가 억제되는 재산화 공정을 수행하기 위해서는 산소가스 또는 산소 원자를 포함하는 가스를 제공하고, 수소 가스도 함께 제공되어야 한다. 구체적으로, 상기 재산화 공정에서는 산소가스(O2) 및 수소가스(H2)가 사용되거나 수증기(H20) 및 수소가스(H2)가 사용될 수 있다.
상기 게이트 산화막(104)은 표면이 질화처리 되어 있으므로, 상기 재산화 공정을 진행하는 중에 상기 게이트 구조물 아래에 위치한 상기 게이트 산화막(104)의 중앙 부위로의 산화제(oxidant) 확산이 차단된다. 때문에, 상기 재산화 공정을 수행함으로서 발생될 수 있는 게이트 산화막(104)의 불균일성을 최소화할 수 있다. 그러므로, 상기 게이트 산화막의 두께가 불균일함에 따라 트랜지스터의 문턱 전압이 변화되는 것을 최소화할 수 있다.
또한, 상기 폴리실리콘막 패턴(106a)의 가장자리 부위가 빠르게 산화됨에 따라 상기 폴리실리콘막 패턴(106a) 가장자리 부위의 프로파일이 둥글게 변화하게 된다. 따라서, 상기 폴리실리콘막 패턴(106a)의 모서리 부위에 전계가 집중되어 게이트 전극 특성이 열화되는 것을 최소화할 수 있다.
상술한 바와 같이 본 발명에 의하면, 게이트 전극에 포함되는 폴리실리콘막 패턴의 가장자리 부위의 프로파일을 라운드시키면서, 게이트 전극의 플라즈마 데미지를 큐어링할 수 있다. 때문에, 게이트 전극의 누설 전류를 감소시킬 수 있으며, 이로 인해 반도체 장치의 신뢰성을 향상할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판 상에 예비 게이트 산화막을 형성하는 단계;
    상기 예비 게이트 산화막에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 폴리실리콘막 패턴 및 금속막 패턴이 적층된 예비 게이트 구조물을 형성하는 단계; 및
    상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 금속막 패턴의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 금속막 패턴은 텅스텐 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 산화제 확산 방지용 표면 처리 공정은 플라즈마 질화 처리 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 플라즈마 질화 공정은 250 내지 600℃의 온도 하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 재산화 공정은 산소(O2) 및 수소(H2)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 재산화 공정은 수소(H2) 및 수증기(H2O)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 재산화 공정은 퍼니스형의 처리 장치 또는 매엽식 처리 장치에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 재산화 공정은 800 내지 900℃의 온도 하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 폴리실리콘막 패턴과 금속막 패턴 계면에 확산 방지막 패턴을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에 예비 터널 산화막을 형성하는 단계;
    상기 예비 터널 산화막에 산화제 확산 방지용 표면 처리 공정을 수행하여 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 플로팅 게이트 전극, ONO막 패턴 및 콘트롤 게이트 전극이 적층된 예비 게이트 구조물을 형성하는 단계; 및
    상기 플로팅 게이트 전극의 에지 부위가 둥글게 되도록 하면서 상기 콘트롤 게이트 전극 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 플로팅 게이트 전극 표면 및 터널 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 산화제 확산 방지용 표면 처리 공정은 플라즈마 질화 처리 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 터널 산화막의 플라즈마 질화 처리는 라디칼 질화 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 라디칼 질화 공정은 250 내지 600℃의 온도 하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서, 상기 재산화 공정은 산소(O2) 및 수소(H2)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 산소/수소 가스의 분압비는 1 내지 1000% 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 재산화 공정은 수소(H2) 및 수증기(H2O)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 수증기(H2O)/수소(H2)의 분압비는 20 내지 75%인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제10항에 있어서, 상기 재산화 공정은 퍼니스형의 처리 장치 또는 매엽식 처리 장치에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제10항에 있어서, 상기 재산화 공정은 800 내지 900℃의 온도 하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제10항에 있어서, 상기 예비 게이트 구조물을 형성하는 단계는,
    예비 폴리실리콘막 패턴을 형성하는 단계;
    상기 예비 폴리실리콘막 패턴 상에 ONO막 및 금속막을 적층하는 단계; 및
    상기 예비 폴리실리콘막 패턴, ONO막 및 금속막을 패터닝하여 폴리실리콘막 패턴, ONO막 패턴 및 금속막 패턴을 형성하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 금속막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서, 상기 금속막을 형성하기 이전에, 상기 폴리실리콘막과 금속막 계면에 확산 방지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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