KR20060058813A - 비휘발성 메모리 장치의 게이트 산화막 형성 방법 및 이를포함한 게이트 패턴 형성 방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 게이트 산화막 형성 방법 및 상기 게이트 산화막을 포함한 게이트 패턴 형성 방법에서, 산소 라디칼로 산화 처리하여 반도체 기판 상에 제1 예비-게이트 산화막을 형성하고, 상기 제1 예비-게이트 산화막을 질화 처리한다. 상기 질화 처리된 제1 예비-게이트 산화막은 제2 예비-게이트 산화막으로 전환된다. 이어서, 상기 제2 예비-게이트 산화막을 산소 라디칼을 이용하여 산화 처리한다. 상기 산화 처리된 제2 예비-게이트 산화막은 게이트 산화막으로 전환된다. 이어서, 상기 게이트 산화막 상에 제1 도전막 패턴, 층간 유전막 패턴, 제2 도전막 패턴을 순차적으로 형성한다. 따라서, 상기 질화 처리 및 산화 처리된 상기 게이트 산화막을 포함하는 게이트 구조물은 상기 게이트 산화막 내에 질소를 증가시키면서 반도체 기판으로의 질소 확산을 억제할 수 있는 트랜지스터를 제조할 수 있다.
Description
도 1 내지 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4 및 도 5는 도 1 내지 도 3의 방법에 따라 형성된 게이트 산화막을 갖는 비휘발성 메모리 장치의 게이트 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.
도 6은 종래 제1 방법에 따라 형성된 액티브 영역의 프로파일을 보여주는 TEM 사진이다.
도 7은 종래 제2 방법에 따라 형성된 액티브 영역의 프로파일을 보여주는 TEM 사진이다.
도 8은 도 6 및 도 7의 방법에 따라 형성된 반도체 기판 및 게이트 산화막에서의 질소 분포를 보여주는 SIMS 그래프이다.
도 9는 본 발명의 실시예들에 따라 형성된 액티브 영역의 프로파일을 보여주는 TEM 사진이다.
도 10은 본 발명의 실시예들에 따라 형성된 반도체 기판 및 게이트 산화막에 서의 질소 분포를 보여주는 SIMS 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 제1 예비-게이트 산화막
115 : 제2 예비-게이트 산화막 120 : 게이트 산화막
130 : 제1 도전막 140 : 층간 유전막
140a : 층각 유전막 패턴 142 : 제1 산화막
142a : 제1 산화막 패턴 144 : 질화막
144a : 질화막 패턴 146 : 제2 산화막
146a : 제2 산화막 패턴 150 : 제2 도전막
150 : 제2 도전막 패턴 160 : 제3 도전막
160a : 제3 도전막 패턴 170 : 마스크막
170a : 마스크막 패턴
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 게이트 산화막 형성 방법 및 상기 게이트 산화막 형성 방법을 포함하는 비휘발성 메모리 장치의 게이트 형성 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리 는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
여기서, ROM과 같은 비휘발성 메모리 장치(NVM device)는 거의 무기한의 축적용량을 갖는데, EEPROM (electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 반도체 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막(즉, 게이트 산화막) 또는 유전막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다.
이 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 플로팅 게이트 상에 전위를 유지시키는 기능을 한다.
여기서, 반도체 소자들이 보다 고집적화 되어감에 따라 전기적 특성이 우수한 게이트 산화막이 요구되고 있다. 통상적으로, 상기 게이트 산화막은 반도체 기판을 고온(750 내지 1100℃) 및 상압에서 산화 분위기에 노출시킴으로써 형성한다. 이때, 상기 게이트 산화막의 신뢰성을 개선하기 위해 질소(nitrogen)를 함유한 가스(N2O, NO 등) 분위기에서 어닐링(annealing) 공정을 수행하고 있다. 예컨대, 상기 어닐링 공정 중 N2O 가스 분위기에서의 어닐링 공정은 N2O의 열 분해 과정에서 생성 된 산소(oxygen)에 의해 재산화(re-oxidation)가 동시에 진행됨에 따라 액티브 영역의 에지 부위를 얇게 만들어 반도체 소자의 특성을 저하시키는 문제가 있다.
또한, 상기 어닐링 공정 중 NO 가스 분위기에서의 어닐링 공정은 재산화(re-oxidation)가 활발하게 진행되지 않으므로 액티브 영역의 에지 부위를 얇게 하는 현상을 억제할 수는 있다. 다만, 상기 NO 가스 분위기에서의 어닐링 공정은 상기 N2O 가스 분위기에서의 어닐링보다 질소(nitrogen)가 반도체 기판 및 게이트 산화막 사이의 계면을 중심으로 상기 게이트 산화막 내 좁은 영역에서 분포하며 상기 기판 하부로 많이 확산되는 문제가 있다.
따라서, 상기 질소를 함유한 가스(N2O, NO 등) 분위기에서 수행하는 어닐링 공정의 문제점들을 보완하기 위해 비휘발성 메모리 장치에 적용되는 게이트 산화막 및 게이트의 형성 공정을 개선할 필요가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 게이트 산화막 및 반도체 기판 내의 질소 분포를 조절하고, 액티브 영역의 에지 부위가 얇아지는 현상을 억제할 수 있는 비휘발성 메모리 장치의 게이트 산화막 형성 방법을 제공하는 데 있다.
본 발명의 제2목적은 상술한 바와 같은 게이트 산화막 형성 방법을 포함하는 비휘발성 메모리 장치의 게이트 패턴 형성 방법을 제공하는 데 있다.
상기 제1 및 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 산화막 형성 방법 및 이를 포함하는 게이트 패턴 형성 방법은, 반도체 기판을 산소 라디칼을 이용하여 제1 산화 처리함으로써 상기 기판 상에 제1 예비-게이트 산화막을 형성하는 단계를 수행한다. 상기 제1 예비-게이트 산화막을 질소를 포함한 가스 분위기에서 질화 처리하여 내부에 질소를 포함하는 제2 예비-게이트 산화막으로 전환시키는 단계를 수행한다. 상기 제2 예비-게이트 산화막 내에 포함된 질소가 상기 기판으로 확산되는 것을 방지하기 위하여, 산소 라디칼을 이용하여 상기 제2 예비-게이트 산화막을 제2 산화 처리함으로써 게이트 산화막으로 전환시키는 단계를 수행한다. 상기 게이트 산화막 상에 제1 도전막 패턴, 층간 유전막 패턴 및 제2 도전막 패턴을 순차적으로 형성하는 단계를 포함한다.
또한, 상기 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 게이트 산화막 형성 방법은, 반도체 기판을 산소 라디칼을 이용하여 제1 산화 처리함으로써 상기 기판 상에 예비-게이트 산화막을 형성하는 단계를 수행한다. 상기 예비-게이트 산화막을 질소를 포함한 가스 분위기에서 질화 처리함과 동시에 산소 라디칼을 이용하여 제2 산화 처리함으로써 상기 예비-게이트 산화막을 게이트 산화막으로 전환시키는 단계를 포함한다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 상기 질화 처리 및 산화 처리가 실시된 상기 게이트 산화막을 포함하는 게이트 구조물은 상기 게이트 산화막 내에 질소를 증가시키면서 반도체 기판으로의 질소 확산을 억제할 수 있는 비휘발 성 메모리 장치의 트랜지스터를 제조할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 도면들에서, 동일한 참조 부호는 동일한 부재를 나타낸다.
실시예 1
도 1 내지 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도들이고, 도 4 및 도 5는 도 1 내지 도 3의 방법에 따라 형성된 게이트 산화막을 갖는 비휘발성 메모리 장치의 게이트 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 소자분리 공정을 통해 필드 산화막(도시되지 않음)을 형성함으로써 상기 기판(100)을 액티브 영역과 필드 영역으로 구분할 수 있다. 그리고, 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 또한, 실리콘 부분산화(Local oxidation of silicon; LOCOS) 공정이나 개량된 LOCOS 공정을 이용할 수 있음은 물론이다.
반도체 기판(100)을 산소 라디칼을 이용하여 제1 산화 처리함으로써 상기 기판(100) 상에 제1 예비-게이트 산화막(110)을 형성한다. 상기 제1 예비-게이트 산화막(110)으로서 실리콘 산화막을 형성할 수 있다. 상기 산소 라디칼을 이용하는 제1 산화 처리를 구체적으로 살펴보면, 상기 기판(100)을 퍼니스에 장착한 다음, 산소 라디칼 발생 소오스 가스를 퍼니스에 공급하고 압력을 수 내지 50 Torr로 유지한다. 이때, 상기 퍼니스의 온도는 700 내지 1000℃로 유지하고, 바람직하게는 950℃가 되도록 한다. 상기 산소 라디칼 발생 소오스 가스의 예로는, O2, N2O, NO, O3, 플라즈마(plasma) O2 또는 이들을 조합한 가스 등을 들 수 있다. 또한, 상기 산소 라디칼은 ISSG(In-situ steam generation)에 의해 발생시킬 수도 있다. 상기 산소 라디칼은 열 해리에 의해 생성되는 것을 이용한다.
여기서, 상기 제1 예비-게이트 산화막(110)은 70 내지 100Å, 바람직하게는 80Å의 두께로 형성하는 것이 적합하다.
도 2를 참조하면, 상기 제1 예비-게이트 산화막(110)을 질소(nitrogen)를 포함한 가스 분위기에서 질화 처리한다. 상기 질화 처리에 의하여, 상기 제1 예비-게이트 산화막(110)은 내부에 질소를 포함하는 제2 예비-게이트 산화막(115)으로 전환된다. 상기 질소를 포함한 가스는 다양한 질소 화합물로 구성될 수 있으나, 바람직한 본 실시예에 의하면, N2O 또는 NO 가스가 적합하다. 상기 질화 처리는 750 내지 950℃의 온도에서 수행되는 것이 바람직하다.
또한, 상기 제1 예비-게이트 산화막(110)을 플라즈마로 질화 처리할 수 있다. 상기 플라즈마 질화 처리를 구체적으로 살펴보면, 상기 제1 예비-게이트 산화막(110)이 형성된 상기 기판(100)을 진공 챔버(미도시)에 장착한 다음, 질소(N 2 ), 암모니아(NH 3 ) 또는 이들의 혼합 가스를 진공 챔버에 공급하고 상기 가스를 플라즈마 상태로 에너지화하기 위해 RF 필드를 적용한다. 이 때, 캐리어 가스로서 헬륨(He)을 이용한다. 플라즈마 질화처리 하는 단계의 플라즈마 발생원으로는 원격 플라즈마(remote plasma), 디커플드 플라즈마, 슬롯 플레인 안테나(slot plane antenna), 또는 전자 사이클로트론 공명(electron cyclotron resonance)을 이용할 수 있다. 그 밖에 헬리콘(helicon), 평행판, 유도 결합 플라즈마(ICP)라고도 불리는 트랜스포머 결합 플라즈마 등과 같은 다른 플라즈마 발생 수단에 의해서, 또는 글로우 방전에 의해서도 동일한 효과를 얻을 수 있다. 디커플드 플라즈마를 이용하는 경우에는, N2 나 NH3의 가스 압력은 5 내지 80 mTorr로 유지하고 가열하지 않은 상태에서 10 내지 80초 간 질화 처리를 수행한다.
상기와 같은 질화 처리에 의하여 상기 제2 예비-게이트 산화막(115)은 내부에 질소가 풍부한 게이트 절연막이 된다. 이와 같이, 질소가 풍부해짐으로써 후속 게이트 산화막의 유전율이 증가하고 이로써 EOT가 감소한다.
다만, 상기 질화 처리 공정은 상기 질소를 포함한 가스의 열 분해 과정에서 생성된 산소(oxygen)에 의해 재산화가 동시에 진행됨에 따라 상기 기판(100) 상에 형성된 액티브 영역의 에지 부위를 얇게 만들어 소자 특성을 열화시킬 수 있다. 또한, 상기 질화 처리 공정에서 생성된 질소(nitrogen)가 상기 기판(100) 하부로 확산되어 불순물 역할을 하는 문제가 발생한다.
도 3을 참조하면, 상기 제2 예비-게이트 산화막(115)을 산소(oxygen) 라디칼(radical)을 이용하여 제2 산화 처리한다. 상기 제2 산화 처리는, 상기 액티브 영역의 에지 부위를 얇게 만드는 현상을 억제하고, 상기 제1 산화 처리 공정에서 생성된 질소가 상기 기판(100) 하부로 확산되는 것을 적절하게 감소시키기 위해 수행된다. 상기 제2 산화 처리에 의하여, 상기 제2 예비-게이트 산화막(115)은 게이트 산화막(120)(예컨대, 터널 산화막)으로 전환된다.
상기 산소 라디칼을 이용하는 제2 산화 처리에 관한 구체적인 설명은 상기 산소 라디칼을 이용하는 제1 산화 처리에 관한 구체적인 설명과 동일하므로 생략하기로 한다. 상기 제2 산화 처리에 의하여, 상기 제2 예비-게이트 산화막(115)은 산소와 질소의 균형이 맞춰진 게이트 산화막(120)으로 전환된다.
도 4를 참조하면, 우선, 제1 및 제2 실시예의 도 1 내지 도 3에서 설명한 형성 방법과 동일한 방법에 의해 게이트 산화막(120)을 형성한다.
상기 기판(100) 상에 형성된 게이트 산화막(120) 상에 플로팅 게이트용 제1 도전막(130)을 약 800 내지 1400Å의 두께로 증착한다. 예컨대, 상기 제1 도전막(130)은 폴리-실리콘 또는 비정질실리콘을 이용하고 있다.
그리고, 상기 제1 도전막(130)은 통상적인 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 고농도의 N형 불순물을 주입한 후 사진 식각 공정으로 필드 영역 상의 상기 제1 도전막(130)을 선택적으로 제거한다.
상기 제1 도전막(130) 상에 플로팅 게이트(floating gate)와 컨트롤 게이트 (control gate)를 절연시키기 위하여 ONO 구조로 이루어진 층간 유전막(140)을 형성한다. 상기 층간 유전막(140)은 통상의 열산화 공정 또는 화학 기상 증착 공정을 수행함으로써 형성된다.
상기 화학 기상 증착 공정에 의해 형성된 상기 층간 유전막(140)은 제1 산화막(142), 질화막(144) 및 제2 산화막(146)이 순차적으로 적층된 복합막 구조로 이 루어져 있다. 상기 복합막 구조 상기 ONO 구조를 정의한다. 구체적으로, 상기 제1 도전막(130) 상에 상기 제1 산화막(142)을 약 700 내지 750℃의 온도에서 화학 기상 증착, 바람직하게는 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법에 의해 40 내지 70Å의 두께로 증착한다.
이어서, NO 또는 N2O 분위기에서 제1 어닐링을 실시하여 상기 제1 산화막(142)을 치밀화한다. 상기 제1 산화막(142) 상에 LPCVD 방법으로 약 30 내지 80Å 두께의 질화막(144)을 증착한 후, 상기 질화막(144) 상에 약 700 내지 750℃의 온도에서 제2 산화막(146)을 화학 기상 증착, 더욱 바람직하게는 LPCVD 방법에 의해 약 40 내지 60Å의 두께로 증착한다.
이어서, NO 또는 N2O 분위기에서 제2 어닐링을 실시하여 상기 제2 산화막(146)을 치밀화한다. 그러면, LPCVD-ONO으로 이루어진 상기 층간 유전막(140)이 형성된다. 상기 층간 유전막(140) 상에 폴리-실리콘을 700 내지 1200 Å의 두게를 갖도록 도포하여 컨트롤 게이트용 제2 도전막(150)을 형성한다.
그리고, 상기 제2 도전막(150) 상에 제3 도전막(160)을 더 형성할 수 있다. 상기 제3 도전막(160)은 저 저항 물질인 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속-실리사이드를 이용하여 100 내지 1200Å의 두께로 형성될 수 있다.
상기 제3 도전막(160) 상에 게이트 패터닝을 위한 마스크막(170)을 형성한다. 상기 마스크막(170)은 산화막 또는 질화막(144)의 단일막으로 형성되거나, 산 화막과 질화막(144)의 복합막으로 형성될 수 있다.
도 5를 참조하면, 사진 식각 공정으로 상기 마스크막(170)을 식각하여 게이트 영역을 정의하는 마스크막 패턴(170a)을 형성한다.
상기 마스크막 패턴(170a)을 식각 마스크로 이용하여 상기 제3 도전막(160), 제2 도전막(150), 층간 유전막(140) 및 제1 도전막(130)을 순차적으로 패터닝하여, 마스크막 패턴(170a), 제3 도전막 패턴(160a), 제2 도전막 패턴(150a), 층간 유전막 패턴(140a), 제1 도전막 패턴(130a) 및 게이트 산화막(120)을 포함하는 게이트 구조물을 형성한다.
여기서, 상기 층간 유전막 패턴(140a)은 상기 제2 산화막(146), 질화막(144) 및 제1 산화막(142)을 순차적으로 패터닝하여 형성된 제2 산화막 패턴(146a), 질화막 패턴(144a) 및 제1 산화막 패턴(142a)으로 구성된다.
따라서, 상기와 같이 형성된 게이트 구조물을 적용하여 비휘발성 메모리 장치의 트랜지스터를 제조하므로써 소자의 특성이 열화되는 것을 방지할 수 있다.
실시예 2
제1 실시예와 동일한 부재에 대해서는 동일한 참조 부호를 사용한다.
본 실시예에 따르면, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 예비-게이트 산화막(110)을 형성하고, 도 2 및 도 3에 도시된 바와 같이, 상기 예비-게이트 산화막(110)을 질화 처리 및 산화 처리하여 게이트 산화막(120)으로 전환시킨다. 여기서, 상기 기판(100) 상에 예비-게이트 산화막(110)을 형성하는 방법은 제1 실시예와 동일하지만, 상기 예비-게이트 산화막(110)을 상기 게이트 산화막(120)으 로 전환시키는 방법은 제1 실시예와 다르다. 구체적으로, 본 실시예에 따르면, 상기 질화 처리 및 산화 처리를 순차적으로 실시하는 제1 실시예와 달리, 상기 질화 처리 및 산화 처리를 동일 공정에서 함께 실시한다.
액티브 에지 부위의 씨닝(thinning) 현상 및 기판 내 질소 분포에 대한 평가
도 6은 종래 제1 방법에 따라 형성된 액티브 영역의 프로파일을 보여주는 TEM 사진이고, 도 7은 종래 제2 방법에 따라 형성된 액티브 영역의 프로파일을 보여주는 TEM 사진이고, 도 8은 도 6 및 도 7의 방법에 따라 형성된 반도체 기판 및 게이트 산화막에서의 질소 분포를 보여주는 SIMS 그래프이고, 도 9는 본 발명의 실시예들에 따라 형성된 액티브 영역의 프로파일을 보여주는 TEM 사진이고, 도 10은 본 발명의 실시예들에 따라 형성된 반도체 기판 및 게이트 산화막에서의 질소 분포를 보여주는 SIMS 그래프이다.
구체적으로, 도 6 내지 도 8의 종래 방법에 따른 게이트 산화막은 실시예 1 내지 실시예 3의 방법과 동일한 공정을 수행한 후 반도체 기판(100) 상에 형성하였다. 다만, 실시예 1 내지 실시예 3의 게이트 산화막 형성 방법 중에서 제2 산화 처리는 수행하지 않았고 제1 산화 처리만을 수행하였다. 또한, 도 6은 N2O 가스 분위기에서 상기 예비-게이트 산화막(110)을 질화 처리하여 상기 게이트 산화막(120)을 형성하였고, 도 7은 NO 가스 분위기에서 상기 예비-게이트 산화막(110)을 질화 처리하여 상기 게이트 산화막(120)을 형성하였다.
상기와 같이, 종래 방법들 및 본 발명의 실시예들에 따라 상기 게이트 산화막(120)을 형성하였을 때, 도 6 내지 도 12를 참조하여 상기 액티브 영역의 프로파일과, 상기 게이트 산화막(120) 및 기판(100)에서의 질소 분포를 구체적으로 살펴보면 다음과 같다.
도 6을 참조하면, N2O 가스 분위기를 이용하여 900℃ 온도에서 질화 처리한 결과, 열 분해 과정에서 생성된 산소(oxygen)에 의해 재-열산화가 동시에 진행됨으로써, 상기 액티브 영역의 에지 부위가 얇게 형성되는 것을 확인할 수 있었다.
도 7을 참조하면, NO 가스 분위기를 이용하여 900℃ 온도에서 질화 처리하면 재-열산화가 활발하게 진행되지 않으므로, 도 6과 달리 액티브 영역의 에지 부위가 얇게 형성되지 않음을 확인할 수 있었다.
도 8을 참조하면, NO 가스 분위기에서의 질화 처리(A)는 N2O 가스 분위기에서의 질화 처리(B)에 비해 상기 게이트 산화막(120) 내 질소 함유량이 적은 반면에 상기 기판(100)에 질소 함유량이 상당량 존재한다는 것을 알 수 있었다.
도 9 및 10을 참조하면, 도 6 내지 도 8의 결과와 같이, N2O 가스 분위기에 의한 질화 처리로부터 발생되는 상기 액티브 영역의 에지 부위가 얇아지는 현상을 방지하고, NO 가스 분위기에 의한 질화 처리로부터 발생되는 상기 기판(100) 내부의 질소 함유량을 최소화하기 위해, 상기 예비-게이트 산화막(110)을 NO 또는 N2O 가스 분위기에서 질화 처리하고 산소 라디칼을 이용하여 산화 처리하여 상기 게이트 산화막(120)을 형성하였다.
그 결과, 도 9에서와 같이, 상기 액티브 영역의 에지 부위가 얇게 형성되는 현상을 억제하여 소자의 특성이 열화되는 것을 방지할 수 있었고, 도 10에서와 같이, 질소가 상기 기판(100)으로 확산되는 것을 억제하여 상기 게이트 산화막(120) 내에 질소의 함유량을 증가시킬 수 있었다.
따라서, 본 실시예들에 의하면, 상기 게이트 산화막(120)의 유전율 등을 개선시켜 전기적 특성 및 신뢰성이 우수한 비휘발성 메모리 장치의 트랜지스터를 제조할 수 있다.
상기와 같은 본 발명의 바람직한 실시예들에 따르면, 게이트 산화막을 질화처리한 이후에 산소 라디칼을 이용하여 열산화하거나, 또는 상기 질화처리와 함께 상기 열산화 공정을 실시한다.
이와 같이 형성된 게이트 산화막은 상기 질화처리 시 유발되는 액티브 영역의 에지 부위가 얇아지는 현상을 억제할 수 있고, 상기 게이트 산화막 내에 질소를 증가시키면서 반도체 기판으로의 질소 확산을 억제할 수 있다.
따라서, 상기와 같은 방법에 의해 형성된 비휘발성 메모리 장치의 게이트 산화막은 유전율을 증가시키고 상기 게이트 산화막의 열화를 감소시킬 수 있으므로 신뢰성 및 전기적 특성이 우수한 상기 게이트 산화막을 형성할 수 있다. 또한, 상기와 같은 방법으로 형성된 게이트 산화막을 포함한 비휘발성 메모리 장치의 게이트는 트랜지스터의 전기적 특성 및 신뢰성을 향상시켜 비휘발성 메모리 장치의 성능을 극대화시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (7)
- 반도체 기판을 산소 라디칼을 이용하여 제1 산화 처리함으로써 상기 기판 상에 제1 예비-게이트 산화막을 형성하는 단계;상기 제1 예비-게이트 산화막을 질소를 포함한 가스 분위기에서 질화 처리하여 내부에 질소를 포함하는 제2 예비-게이트 산화막으로 전환시키는 단계; 및상기 제2 예비-게이트 산화막 내에 포함된 질소가 상기 기판으로 확산되는 것을 방지하기 위하여, 산소 라디칼(radical)을 이용하여 상기 제2 예비-게이트 산화막을 제2 산화 처리함으로써 게이트 산화막으로 전환시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 산화막 형성 방법.
- 제1항에 있어서, 상기 질소를 포함한 가스는 N2O 또는 NO 가스인 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 산화막 형성 방법.
- 제1항에 있어서, 상기 산소 라디칼은 O2, N2O, NO, O3, 플라즈마(plasma) O2 또는 이들을 조합한 가스로부터 발생시키는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 산화막 형성 방법.
- 제1항에 있어서, 상기 제1 예비-게이트 산화막에 대한 질화 처리는 750 내지 950℃의 온도에서 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 산화막 형성 방법.
- 제1항에 있어서, 상기 제1 및 제2 산화 처리는 700 내지 1000℃의 온도에서 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 산화막 형성 방법.
- 반도체 기판을 산소 라디칼을 이용하여 제1 산화 처리함으로써 상기 기판 상에 예비-게이트 산화막을 형성하는 단계; 및상기 예비-게이트 산화막을 질소를 포함한 가스 분위기에서 질화 처리함과 동시에 산소 라디칼을 이용하여 제2 산화 처리함으로써 상기 예비-게이트 산화막을 게이트 산화막으로 전환시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 산화막 형성 방법.
- 반도체 기판을 산소 라디칼을 이용하여 제1 산화 처리함으로써 상기 기판 상에 제1 예비-게이트 산화막을 형성하는 단계;상기 제1 예비-게이트 산화막을 질소를 포함한 가스 분위기에서 질화 처리하여 내부에 질소를 포함하는 제2 예비-게이트 산화막으로 전환시키는 단계;상기 제2 예비-게이트 산화막 내에 포함된 질소가 상기 기판으로 확산되는 것을 방지하기 위하여, 산소 라디칼을 이용하여 상기 제2 예비-게이트 산화막을 제2 산화 처리함으로써 게이트 산화막으로 전환시키는 단계; 및상기 게이트 산화막 상에 제1 도전막 패턴, 층간 유전막 패턴 및 제2 도전막 패턴을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 패턴 형성 방법.
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