KR20060097807A - 표면처리된 복합 유전막을 갖는 반도체 장치의 제조 방법 - Google Patents

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KR20060097807A
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Abstract

복합 유전막을 갖는 반도체 장치를 제조하는 방법에 있어서, 기판 상에는 제1도전막이 형성되며, 상기 복합 유전막은 상기 제1도전막 상에 형성된다. 상기 복합 유전막은 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등과 같은 고유전율 물질들을 포함할 수 있으며, 산소 또는 질소를 포함하는 가스 분위기에 표면 처리된다. 상기 표면 처리된 복합 유전막 상에 제2도전막이 형성된다. 따라서, 상기 표면 처리된 복합 유전막을 통한 누설 전류 및 불순물 침투가 억제될 수 있으며, 상기 복합 유전막을 형성하는 동안 상기 복합 유전막 내에 잔류하는 탄소 성분이 제거된다.

Description

표면처리된 복합 유전막을 갖는 반도체 장치의 제조 방법{Method of manufacturing a semiconductor device having a composite dielectric layer subjected to a surface treatment}
도 1 내지 도 13은 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 표면 처리된 복합 유전막을 통한 누설 전류를 나타내는 그래프이다.
도 15 및 도 16은 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 챔버 100 : 반도체 기판
102 : 터널 유전막 104 : 제1도전막
110 : 복합 유전막 112 : 제1유전막
114 : 제2유전막 120 : 제2도전막
130 : 컨트롤 게이트 전극 132 : 복합 유전막 패턴
134 : 플로팅 게이트 전극 136 : 터널 유전막 패턴
140 : 게이트 구조물
본 발명은 복합 유전막(composite dielectric layer)을 갖는 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 고유전율 물질(high-k material)을 포함하는 복합 유전막을 갖는 불휘발성 메모리 장치 또는 커패시터와 같은 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 크게 구분될 수 있다. 상기 휘발성 메모리 장치의 예로는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등이 있으며, 상기 불휘발성 메모리 장치의 예로는 ROM(Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 등이 있다. 상기 EEPROM의 예로는 플래시 메모리(flash memory)가 있다.
상기 플래시 메모리 장치는 실리콘웨이퍼와 같은 반도체 기판에 형성된 소스/드레인(source/drain) 영역과 채널(channel) 영역, 상기 반도체 기판 상에 형성된 터널 유전막(tunnel dielectric layer), 상기 터널 유전막 상에 형성된 플로팅 게이트 전극(floating gate electrode), 상기 플로팅 게이트 전극 상에 형성된 게이트 유전막, 및 상기 게이트 유전막 상에 형성된 컨트롤 게이트 전극을 포함한다.
상기 게이트 유전막의 예로는 ONO(oxide-nitride-oxide) 구조를 갖는 복합막이 있으나, 최근 반도체 장치의 고집적화에 따라 상기 게이트 유전막으로 고유전율 물질막이 채용되고 있다. 상기 고유전율 물질막은 상기 불휘발성 메모리 장치의 게 이트 유전막 뿐만 아니라 모스 트랜지스터의 게이트 절연막, 커패시터의 유전막 등으로 적절하게 활용될 수 있다. 예를 들면, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 등이 주로 연구되고 있다.
예를 들면, 미합중국 특허출원 공개공보 2004/033698호에는 반응 물질로서 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4)를 사용하여 형성한 상기 지르코늄 산화물로 이루어지는 유전막이 개시되어 있으며, 미합중국 특허출원 공개공보 2002/190294호에는 반응 물질로서 ZrCl4를 사용하여 상기 지르코늄 산화물로 이루어지는 유전막이 개시되어 있다.
또한, 미합중국 특허 6,753,618호에는 알루미늄 산화막과 상기 알루미늄 산화막 상에 형성된 탄탈륨 산화물, 지르코늄 산화물, 하프늄 산화물, 하프늄 알루미늄 산화물을 함유하는 합금막 또는 란탄 알루미늄 산화물을 함유하는 합금막을 포함하는 유전막이 개시되어 있으며, 대한민국 공개특허 2004-0002818호에는 실리케이트 계면층과 고유전율을 가지면서 상기 실리케이트 계면층 상에 형성된 하프늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 이트리움 산화막, BST막 또는 PZT막을 포함하는 유전막이 개시되어 있다.
한편, 상기와 같은 고유전율 물질막을 통한 누설 전류, 불순물 침투 등을 억제하기 위한 노력이 다양하게 시도되고 있다. 예를 들면, 대한민국 공개특허 2001-0059661호, 2001-0066386호, 2004-0057553호 및 미합중국 특허 6,127,227호에는 플로팅 게이트를 형성하기 위한 도전층의 표면을 질화처리하는 방법이 개시되어 있 다.
그러나, 상기와 같은 다양한 노력에도 불구하고 보다 개선된 전기적 특성들을 갖는 유전막이 지속적으로 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 개선된 전기적 특성들을 갖는 복합 유전막을 포함하는 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에 제1도전막을 형성하고, 상기 제1도전막 상에 서로 알루미늄, 하프늄 및 지르코늄으로 이루어진 군으로부터 선택된 적어도 둘을 포함하는 복합 유전막을 형성한다. 이어서, 상기 복합 유전막을 산소 또는 질소를 포함하는 분위기에서 표면처리한 후, 상기 표면 처리된 복합 유전막 상에 제2도전막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 복합 유전막은 급속 열처리 또는 플라즈마 처리될 수 있으며, 상기 급속 열처리 및 플라즈마 처리는 O3, O2, N2O, N2, NH3 등의 가스 분위기에서 수행될 수 있다.
상기 복합 유전막은 원자층 증착을 통해 형성될 수 있으며, 알루미늄 산화막/지르코늄 산화막, 하프늄 산화막/지르코늄 산화막, 알루미늄 산화막/하프늄 산화막, 알루미늄 산화막/하프늄 산화막/지르코늄 산화막 등의 다중 구조를 가질 수 있 다. 또한, 상기 막들이 반복적으로 적층된 라미네이트 구조를 가질 수도 있다.
예를 들면, 상기 알루미늄 산화막은 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 등과 같은 알루미늄 전구체 및 산화제를 이용하여 형성될 수 있으며, 상기 하프늄 산화막은 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4, Hf[OC(CH3)3]4 등과 같은 하프늄 전구체 및 산화제를 이용하여 형성될 수 있고, 상기 지르코늄 산화막은 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4) 등과 같은 지르코늄 전구체를 이용하여 형성될 수 있다.
상기 제1도전막 및 상기 제2도전막은 불순물 도프된(doped) 폴리실리콘, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등으로 이루어질 수 있으며, 이들의 복합막 구조를 가질 수도 있다.
상기와 같은 본 발명의 일 실시예에 따르면, 복합 유전막을 표면 처리함으로써 누설 전류 및 불순물 침투를 억제할 수 있으며, 또한 상기 복합 유전막을 표면처리함으로써 복합 유전막 내의 탄소 성분을 충분히 제거할 수 있다. 또한, 고유전율 물질들을 포함하는 복합 유전막은 높은 결정화 온도를 가지므로 상기 복합 유전막을 통한 누설 전류 및 불순물 침투를 크게 억제할 수 있음은 물론 반도체 장치의 정전 용량을 증가시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 13은 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 실리콘웨이퍼와 같은 반도체 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 이와는 다르게, 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정으로 형성할 수도 있다.
이어서, 상기 기판(100) 상에 열산화 공정을 통해 약 50Å 내지 100Å 정도의 두께를 갖는 터널 유전막(102)을 형성한다. 상기 터널 유전막(102)은 실리콘 산화물 또는 실리콘 산질화물로 이루어질 수 있다.
상기 터널 유전막(102) 상에 도프트 폴리실리콘으로 이루어진 제1도전막(104)을 형성한다. 구체적으로, 저압화학기상증착(low pressure chemical vapor deposition; LPCVD)을 통해 약 1000Å 내지 1500Å의 두께로 폴리실리콘층을 증착한 후, 통상의 도핑 방법, 예를 들면 POCl3 확산, 이온주입, 또는 인-시튜 도핑을 통해 상기 폴리실리콘층을 고농도의 N형 불순물로 도핑시킬 수 있다.
이어서, 이웃하는 메모리 셀들을 서로 절연시키기 위해 사진식각 공정을 통해 상기 필드 영역 상의 제1도전막(104) 부분을 제거한다.
도 2를 참조하면, 상기 제1도전막(104) 상에 복합 유전막(110)을 약 200Å 내지 300Å 정도의 두께로 형성한다. 상기 복합 유전막(110)은 알루미늄 산화물 및 하프늄 산화물을 포함할 수 있다. 구체적으로, 상기 복합 유전막(110)은 제1도전막(104) 상에 순차적으로 형성된 제1유전막(112)과 제2유전막(114)을 포함할 수 있다. 상기 제1유전막(112)은 하프늄 산화물로 이루어질 수 있으며, 하프늄 전구체와 산화제를 이용하는 원자층 증착을 통해 상기 제1도전막(104) 상에 형성될 수 있다. 상기 제2유전막(114)은 알루미늄 산화물로 이루어질 수 있으며, 알루미늄 전구체를 이용하는 원자층 증착을 통해 상기 제1유전막(112) 상에 형성될 수 있다.
상기 하프늄 전구체로는 TDMAH(tetrakis dimethyl amino hafnium, Hf[N(CH3)2]4), TEMAH(tetrakis ethyl methyl amino hafnium, Hf[N(C2H5)CH3]4), TDEAH(tetrakis diethyl amino hafnium, Hf[N(C2H5)2]4), Hf[OC(CH3)2CH2OCH3]4, Hf[OC(CH3)3]4 등이 사용될 수 있으며, 이들의 혼합물도 사용 가능하다. 상기 알루미늄 전구체로는 TMA(trimethyl aluminium, Al(CH3)3), TEA(triethyl aluminium, Al(C2H5)3) 등이 사용될 수 있으며, 이들의 혼합물도 사용 가능하다. 상기 산화제로는 O3, O2, H2O, 플라즈마 O2 등이 사용될 수 있다.
이하, 상기 복합 유전막(110)을 형성하는 방법을 구체적으로 설명한다. 한 편, 도면의 간소화를 위하여 도 3 내지 도 10은 챔버와 제1도전막을 과장되게 표현하였다.
먼저, 도 3을 참조하면, 원자층 증착을 위한 챔버(10) 내에 기판(100)을 위치시킨다. 이때, 상기 챔버(10) 내부의 온도는 약 150℃ 내지 400℃로 유지될 수 있다. 상기 챔버(10) 내부의 온도가 150℃ 미만인 경우 복합 유전막을 형성하기 위해 공급되는 반응 물질들의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 챔버(10) 내부의 온도가 400℃를 초과할 경우 복합 유전막(110)의 결정화가 빠르게 진행될 수 있기 때문에 바람직하지 않다. 바람직하게는, 상기 챔버(10) 내부의 온도를 약 250 내지 350℃로 조절하는 것이다. 특히, 상기 챔버(10) 내부의 온도를 약 300℃로 조절하는 것이 가장 바람직한데, 이는 약 300℃의 온도에서 원자층 증착의 특성이 가장 양호하게 나타나기 때문이다. 또한, 상기 챔버(10) 내의 압력이 약 0.1torr 미만이면 상기 챔버(10) 내에 제공되는 반응 물질의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 챔버(10) 내의 압력이 약 3.0torr을 초과하면 공정 조건의 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 챔버(10) 내의 압력을 약 0.1 내지 약 3.0torr로 조절하는 것이 바람직하다.
이어서, 상기 하프늄 전구체를 포함하는 제1반응 물질을 기판(100)의 상부로 도입한다. 구체적으로, 질소 또는 아르곤을 캐리어 가스로 사용하여 기판(100)의 상부로 기상의 하프늄 전구체를 도입한다. 상기 기상의 하프늄 전구체는 액체 전달 시스템(liquid delivery system; LDS) 또는 버블러(bubbler) 시스템을 통해 제공될 수 있다. 상기 제1반응 물질은 약 0.5초 내지 3초 동안 상기 기판(100)의 상부로 도입될 수 있다. 예를 들면, 상기 제1반응 물질은 약 2초 동안 기판(100)의 상부로 도입될 수 있다.
상기와 같이, 상기 기판(100) 상부로 제공된 제1반응 물질의 제1부분(112a)은 상기 제1도전막(104) 상에 형성 화학 흡착되며, 상기 제1반응 물질의 제1부분(112a)을 제외한 제2부분(112b)은 상기 제1도전막(104) 상에 화학 흡착된 제1부분(112a)에 물리 흡착되거나 상기 챔버(10) 내부에서 표류한다.
도 4를 참조하면, 상기 챔버(10) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 5초 동안 제공될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 제공될 수 있다.
상기 제1반응 물질의 제1부분(112a)에 물리 흡착된 제2부분(112a) 및 상기 챔버(10) 내에 표류하는 제2부분(112a)은 상기 챔버(10) 내로 제공된 퍼지 가스와 함께 상기 챔버(10)로부터 진공 배기된다.
도 5를 참조하면, 상기 기판(100)의 상부로 산화제(112c)를 도입한다. 상기 산화제(112c)는 상기 제1도전막(104) 상에 화학 흡착된 상기 하프늄 전구체의 제1부분(112a)과 반응하여 상기 제1도전막(104) 상에 하프늄 산화물을 포함하는 제1유전막(112)을 형성한다. 상기 산화제(112c)는 약 1 내지 5초 동안 상기 기판(100)의 상부로 도입될 수 있다. 예를 들면, 상기 산화제는(112c) 약 3초 동안 상기 기판(100)의 상부로 도입될 수 있다.
도 6을 참조하면, 상기 기판(100)의 상부로 퍼지 가스를 공급하여 상기 하프 늄 전구체의 제1부분(112a)과 상기 산화제(112c)의 반응에 의해 발생된 반응 부산물과 잔여 산화제(112c)를 챔버(10)로부터 제거한다. 상기 퍼지 가스는 약 1초 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 3초 동안 공급될 수 있다.
상기 하프늄 산화물로 이루어진 제1유전막(112)은 약 500℃의 결정화 온도를 갖는다. 따라서, 상기 하프늄 산화물로 이루어지는 제1유전막(112)이 높은 유전율을 가짐에도 불구하고 결정화 온도가 다소 낮기 때문에 상기 제1유전막(112)을 단독으로 사용하는 것은 바람직하지 않다.
그러므로, 본 실시예에서는 상기 복합 유전막의 결정화를 억제하기 위하여 상기 제1유전막(112) 상에 상기 제1유전막(112)보다 높은 결정화 온도를 갖는 제2유전막(114)을 형성한다.
도 7을 참조하면, 상기 제1도전막(104) 상에 형성된 제1유전막(112)의 상부로 알루미늄 전구체를 포함하는 제2반응 물질을 도입한다. 이때, 상기 챔버(10) 내부의 온도 및 압력은 일정하게 유지되는 것이 바람직하다. 상기 제2반응 물질의 제1부분(114a)은 상기 제1유전막(112) 상에 화학 흡착되며, 상기 제2반응 물질의 제1부분(114a)을 제외한 제2부분(114b)은 상기 화학 흡착된 제1부분(114a) 상에 물리 흡착되거나 상기 챔버(10) 내에서 표류한다.
상기 제2반응 물질은 약 0.5초 내지 3초 동안 상기 제1유전막(112)의 상부로 도입될 수 있다. 예를 들면, 상기 제2반응 물질은 약 2초 동안 상기 제1유전막(112)의 상부로 도입될 수 있다.
도 8을 참조하면, 상기 챔버(10) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 5초 동안 제공될 수 있다. 예를 들면, 상기 퍼지 가스는 약 2초 동안 제공될 수 있다.
상기 제2반응 물질의 제1부분(114a)에 물리 흡착된 제2부분(114b) 및 상기 챔버(10) 내에 표류하는 상기 제2반응 물질의 제2부분(114b)은 상기 챔버(10) 내로 제공된 퍼지 가스와 함께 상기 챔버(10)로부터 진공 배기된다.
도 9를 참조하면, 상기 제1유전막(112)의 상부로 산화제(114c)를 도입한다. 상기 산화제(114c)는 상기 제1유전막(112) 상에 화학 흡착된 상기 제2반응 물질 제1부분(114a)과 반응하여 상기 제1유전막(112) 상에 알루미늄 산화물을 포함하는 제2유전막(114)을 형성한다. 상기 산화제(114c)는 약 1 내지 5초 동안 상기 제1유전막(112)의 상부로 도입될 수 있다. 예를 들면, 상기 산화제(114c)는 약 3초 동안 상기 제1유전막(112)의 상부로 도입될 수 있다.
도 10을 참조하면, 상기 기판(100)의 상부로 퍼지 가스를 공급하여 상기 제2반응 물질의 제1부분(114a)과 상기 산화제(114c)의 반응에 의해 발생된 반응 부산물과 잔여 산화제(114c)를 챔버(10)로부터 제거한다. 상기 퍼지 가스는 약 1초 내지 5초 동안 공급될 수 있다. 예를 들면, 상기 퍼지 가스는 약 3초 동안 공급될 수 있다.
결과적으로, 상기 제1도전막(104) 상에는 하프늄 산화물을 포함하는 제1유전막(112) 및 알루미늄 산화물을 포함하는 제2유전막(114)을 포함하는 복합 유전막 (110)이 형성된다.
상술한 바와 같은 제1유전막(112) 및 제2유전막(114)을 형성하기 위한 각각의 단계들은 목적하는 두께가 구현될 때까지 반복적으로 수행될 수 있다. 예를 들면, 상기 제1유전막(112) 및 제2유전막(114)은 각각 약 100Å 내지 150Å의 두께를 갖도록 형성될 수 있다.
이와는 다르게, 상기 제1유전막(112)으로 지르코늄 산화막이 사용될 수 있다. 상기 지르코늄 산화막은 지르코늄 전구체 및 산화제를 이용하는 원자층 증착을 통해 형성될 수 있다. 상기 지르코늄 전구체로는 TEMAZ(tetrakis ethyl methyl amino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4) 등이 사용될 수 있으며, 이들의 혼합물도 사용 가능하다.
또한, 상기 복합 유전막(110)으로 지르코늄 산화막과 하프늄 산화막의 이중 구조 역시 가능하며, 지르코늄 산화막, 하프늄 산화막 및 알루미늄 산화막의 삼중 구조도 가능하다. 본 실시예에 따르면, 제1유전막(112)으로 하프늄 산화막이 채용되었으며, 제2유전막(114)으로 알루미늄 산화막이 채용되었으나, 이들의 순서는 변경될 수도 있다. 즉, 제1도전막(104) 상에 알루미늄 산화막을 형성한 후, 상기 알루미늄 산화막 상에 하프늄 산화막 또는 지르코늄 산화막을 형성할 수도 있다.
더 나아가, 복합 유전막은 상기와 같은 높은 유전율을 갖는 금속 산화막들이 서로 번갈아 적층된 라미네이트 구조로 형성될 수도 있다. 이 경우, 각각의 산화막들을 약 0.5Å 내지 10Å 정도의 두께로 형성될 수 있으며, 이들의 적층 순서는 다 양하게 변경될 수 있다. 상기와 같이 라미네이트 구조로 상기 복합 유전막을 형성할 경우, 상기 복합 유전막의 결정화 온도는 크게 상승될 수 있다.
도 11을 참조하면, 복합 유전막(110)을 통한 전류 누설 또는 불순물 침투를 억제하고 상기 복합 유전막(110) 내에 잔류하는 탄소 성분을 제거하기 위하여 상기 복합 유전막(110)을 표면 처리한다. 또한, 상기 표면 처리는 복합 유전막(110)과 제1도전막(104) 사이에서의 계면 불량을 크게 감소시킬 수 있다. 구체적으로, 상기 복합 유전막(110)은 산소 또는 질소를 포함하는 분위기에서 처리될 수 있다. 즉, 산소를 포함하는 가스 분위기에서 산화 처리될 수도 있고, 질소를 포함하는 가스 분위기에서 질화 처리될 수도 있다. 이때, 처리되는 복합 유전막(110) 표면 부위의 두께는 약 30Å 이상인 것이 바람직하다.
예를 들면, 상기 복합 유전막(110)은 급속 열처리 장치 또는 수직형 반응로를 이용하여 산화 또는 질화 처리될 수 있으며, 또한 플라즈마를 이용하여 산화 또는 질화 처리될 수 있다. 구체적으로, 상기 복합 유전막(110)의 표면처리는 O3, O2, N2O, N2, NH3 등과 같은 산화 가스 또는 질화 가스를 이용하여 약 500℃ 내지 1000℃의 온도에서 수행될 수 있으며, MMT 플라즈마 소스(modified magnetron typed plasma source)를 이용하여 수행될 수도 있다.
도 12를 참조하면, 상기 표면 처리된 복합 유전막(110a) 상에 제2도전막(120)을 형성한다. 상기 제2도전막(120)은 도프트 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정 및 불순물 도핑 공정을 통해 약 1000Å의 두께를 갖도록 형성될 수 있다. 또한, 상기 도프트 폴리실리콘 상에 추가적으로 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi) 등과 같은 금속 실리사이드를 형성할 수 있다. 상기 금속 실리사이드는 약 100Å 내지 1500Å 정도의 두께로 형성될 수 있다.
도 13을 참조하면, 상기 제2도전막(120), 상기 표면 처리된 복합 유전막(110a), 제1도전막(104) 및 터널 유전막(102)을 순차적으로 패터닝하여 컨트롤 게이트 전극(130), 복합 유전막 패턴(132), 플로팅 게이트 전극(134) 및 터널 유전막 패턴(136)을 포함하는 불휘발성 메모리 장치의 게이트 구조물(140)을 완성한다. 상기 게이트 구조물(140)은 식각 마스크(도시되지 않음)를 사용하는 이방성 식각을 통해 형성될 수 있으며, 상기 게이트 구조물(140)을 형성한 후, 게이트 구조물(140)과 인접한 기판(100)의 표면 부위에 소스/드레인 영역(도시되지 않음)을 형성하여 상기 불휘발성 메모리 장치를 완성할 수 있다.
도 14는 표면 처리된 복합 유전막을 통한 누설 전류를 나타내는 그래프이다.
도 14를 참조하면, 하프늄 산화막과 알루미늄 산화막을 포함하는 복합 유전막을 통한 누설 전류는 상기 복합 유전막을 플라즈마 산화 처리한 경우 크게 감소됨을 알 수 있다. 구체적으로, 약 13.8Å의 등가 산화막을 갖는 복합 산화막의 누설 전류는 플라즈마 산화 처리후 약 10배 정도 감소됨을 알 수 있다.
도 15 및 도 16은 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(200)을 마련한다. 이 때, 상기 기판(200) 상에는 게이트 구조물, 소스/드레인, 비트 라인 등과 같은 반도체 구조물(도시되지 않음)이 형성되어 있을 수 있다.
이어서, 상기 반도체 구조물이 형성된 기판(200) 상에 하부 전극으로서 제1도전막(210)을 형성한다. 상기 제1도전막(210)은 도프트 폴리실리콘으로 이루어질 수 있으며, 저압 화학 기상 증착을 통해 형성될 수 있다. 또한, 경우에 따라서 상기 제1도전막(210)은 TiN, Ru, TaN, WN 등과 같은 금속 또는 금속 질화물로 이루어질 수 있다. 상세히 도시되지는 않았으나, 상기 제1도전막(210)은 유효 면적의 확장을 위하여 실린더 형상을 갖도록 패터닝될 수 있다. 한편, 상기 제1도전막(210)은 반도체 기판(200)의 표면 부위에 형성된 불순물 영역과 전기적으로 연결될 수 있다. 구체적으로, 상기 기판(200) 상에 DRAM의 셀 트랜지스터와 같은 반도체 구조물이 형성되어 있는 경우, 상기 제1도전막(210)은 상기 셀 트랜지스터의 소스/드레인과 전기적으로 연결될 수 있다.
상기 제1도전막(210) 상에 원자층 증착을 이용하여 복합 유전막(220)을 형성한다. 구체적으로, 하프늄 산화물을 포함하는 제1유전막(222)을 형성하고, 상기 제1유전막(222) 상에 알루미늄 산화물을 포함하는 제2유전막(224)을 형성한다. 한편, 상기 복합 유전막(220)의 구조는 다양하게 변경될 수 있으며, 상기 복합 유전막(220)을 형성하는 방법은 본 발명의 제1실시예의 방법과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
도 16을 참조하면, 상기 복합 유전막(220)의 누설 전류 및 불순물 침투 등을 개선하고, 탄소 함유량을 감소시키기 위하여 상기 복합 유전막(220)을 산소 또는 질소를 포함하는 가스 분위기에서 표면 처리한다.
상기 표면 처리된 복합 유전막(220a) 상에 상부 전극으로서 제2도전막(230)을 형성하여 커패시터(240)를 완성한다. 상기 제2도전막(230)은 도프트 폴리실리콘으로 이루어질 수 있으며, 이와는 다르게, TiN, Ru, TaN, WN 등과 같은 금속 또는 금속 질화물로 이루어질 수도 있다.
상기와 같은 본 발명에 따르면, 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등을 포함하는 복합 유전막을 산소 또는 질소를 포함하는 가스 분위기에서 표면 처리함으로써 상기 복합 유전막을 통한 누설 전류 및 불순물 침투를 억제할 수 있다. 또한, 상기 복합 유전막 내의 탄소 함량을 감소시킬 수 있으며, 상기 복합 유전막과 제1도전막 사이에서의 계면 불량을 감소시킬 수 있다.
결과적으로, 상기와 같이 표면 처리된 복합 유전막을 포함하는 불휘발성 메모리 장치 또는 커패시터와 같은 반도체 장치의 동작 특성을 크게 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판 상에 제1도전막을 형성하는 단계;
    상기 제1도전막 상에 서로 알루미늄, 하프늄 및 지르코늄으로 이루어진 군으로부터 선택된 적어도 둘을 포함하는 복합 유전막을 형성하는 단계;
    상기 복합 유전막을 산소 또는 질소를 포함하는 분위기에서 표면처리하는 단계; 및
    상기 표면 처리된 복합 유전막 상에 제2도전막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 복합 유전막은 급속 열처리 또는 플라즈마 처리되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 복합 유전막은 O3, O2, N2O, N2 및 NH3로 이루어진 군으로부터 선택된 어느 하나의 분위기에서 표면처리되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 복합 유전막은 원자층 증착을 통해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 복합 유전막은 알루미늄 산화막/지르코늄 산화막, 하프늄 산화막/지르코늄 산화막, 알루미늄 산화막/하프늄 산화막 및 알루미늄 산화막/하프늄 산화막/지르코늄 산화막으로 이루어진 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 복합 유전막은 알루미늄 산화막, 하프늄 산화막 및 지르코늄 산화막으로 이루어진 군으로부터 선택된 적어도 둘이 반복적으로 적층된 라미네이트 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1도전막 및 상기 제2도전막은 불순물 도프된(doped) 폴리실리콘, 티타늄 질화물, 텅스텐 질화물 및 탄탈륨 질화물로 이루어진 군으로부터 선택된 적어도 하나를 각각 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1도전막을 형성하기 전, 상기 기판 상에 터널 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2도전막, 상기 표면처리된 복합 유전막, 상기 제1도전막 및 상기 터널 유전막을 패터닝하여 컨트롤 게이트 전극, 복합 유전막 패턴, 플로팅 게이트 전극 및 터널 유전막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제1도전막 및 상기 제2도전막은 각각 커패시터의 하부 전극 및 상부 전극으로 기능하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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