KR100655140B1 - 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 유전 상수는 증가시키면서 캐패시터의 누설 전류 특성을 개선하는데 적합한 캐패시터를 제공하기 위한 것으로, 이를 위한 본 발명의 캐패시터는 하부 전극; 하부 전극 상의 누설방지막; 상기 누설방지막 상의 지르코늄산화막; 및 상기 지르코늄산화막 상의 상부 전극을 제공한다.
또한, 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 하부 전극 상에 누설방지막을 형성하는 단계, 상기 누설방지막 상에 지르코늄산화막을 형성하는 단계, 및 상기 지르코늄산화막 상에 상부 전극을 형성하는 단계를 제공하며, 이에 따라 본 발명은 지르코늄산화질화막의 질소로 인해 유전막과 전극 계면의 안정한 누설 전류 특성을 이용할 수 있으므로, 메모리 소자에서 공정의 안정성과 수율을 확보할 수 있으며, 지르코늄산화질화막은 지르코늄산화막 증착 챔버에서 인-시튜로 진행하므로써, 장비 투자 없이 공정 진행이 가능한 효과가 있다.
캐패시터, 유전막, 지르코늄산화막, 지르코늄산화질화막

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 캐패시터의 구조를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 캐패시터의 구조를 나타낸 도면,
도 3은 지르코늄산화질화막의 형성 단계를 도시한 플로우 차트,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 실린더형 캐패시터 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부 전극 22 : 지르코늄산화질화막
23 : 지르코늄산화막 24 : 상부 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 지르코늄산화질화막(ZrON) 과 지르코늄산화막(ZrO2)의 적층 구조를 유전막으로 하는 캐패시터 제조 방법에 관한 것이다.
메모리 소자의 DRAM 공정에 있어서, 디자인 룰이 감소함에 따라 셀 캐패시턴스의 증가가 요구되고 있다. 셀 캐패시턴스를 증가시키기 위한 방법 중의 하나로 기존에 캐패시터에 적용하던 유전막 보다 유전 상수가 큰 물질의 사용이 연구되고 있다.
일반적으로 유전막은 일정 두께 이상으로 박막의 두께가 증가시면, 결정화(Crystalline)가 발생하게 된다.
도 1은 종래 기술에 따른 캐패시터의 구조를 나타낸 도면이다.
도 1에 도시된 바와 같이, 하부 전극(11) 상에 유전막(12)이 형성되고, 유전막(12) 상에 상부 전극(13)이 형성된다. 이 때, 유전막(12)은 지르코늄산화막이 사용된다.
그러나, 상술한 종래 기술은 지르코늄산화막(ZrO2)의 경우 ∼50Å 이상의 두께에서 결정화가 발생하는 특성을 나타낸다. 유전막의 결정화가 발생하게 되면, 비정질 막에 비해 유전 상수가 증가하므로 셀 캐패시턴스 증가에는 장점이 있으나, 결정화 발생에 따라 누설 특성이 열화되는 특성을 나타낸다.
따라서 유전 상수는 증가시키면서 캐패시터의 누설 전류 특성을 개선시킬 수 있는 방법이 요구된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 유전 상수는 증가시키면서 캐패시터의 누설 전류 특성을 개선하는데 적합한 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 캐패시터는 하부 전극, 하부 전극 상의 누설방지막, 상기 누설방지막 상의 지르코늄산화막, 및 상기 지르코늄산화막 상의 상부 전극을 제공한다.
또한, 본 발명의 캐패시터는 하부 전극, 상기 하부 전극 상의 지르코늄과 질소가 함유된 제1유전막, 상기 제1유전막 상의 지르코늄이 함유된 제2유전막, 및 상기 제2유전막 상의 상부 전극을 제공한다.
또한, 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 하부 전극 상에 누설방지막을 형성하는 단계, 상기 누설방지막 상에 지르코늄산화막을 형성하는 단계, 및 상기 지르코늄산화막 상에 상부 전극을 형성하는 단계를 포함한다.
또한, 본 발명의 캐패시터 제조 방법은 하부 전극을 형성하는 단계, 상기 하부 전극 상에 지르코늄과 질소가 함유된 제1유전막을 형성하는 단계, 상기 제1유전막 상에 지르코늄이 함유된 제2유전막을 형성하는 단계, 및 상기 제2유전막 상에 상부 전극을 형성하는 단계을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2은 본 발명의 일실시예에 따른 캐패시터의 구조를 도시한 단면도이다.
도 2에 도시된 바와 같이, 하부 전극(21) 상에 지르코늄과 질소를 함유한 제1유전막(22)가 형성되고, 제1유전막(22) 상에 지르코늄을 함유한 제2유전막(23)이 형성되고, 제2유전막(23) 상에 상부 전극(24)이 형성된다. 예컨대, 제1유전막(22)은 비정질 지르코늄산화질화막(ZrON)을 사용하며, 제2유전막(23)은 결정질 지르코늄산화막(ZrO2)을 사용한다.
하부 전극 상에(21) 형성된 제1유전막(22)은 유전막으로도 사용되지만, 결정질 인 제2유전막의 누설 특성을 개선하기 위해 증착하는 누설방지막도 역할을 한다.
한편, 제1유전막(22)은 제2유전막(23)과 동일 챔버에서 인-시튜로 형성되며, 제1유전막(22)은 2∼20Å의 두께로, 제2유전막(23)은 60∼100Å의 두께로 형성된다.
상기와 같이, 비정질 제1유전막과 결정질 제2유전막을 캐패시터 유전막으로 사용하여, 결정질 제2유전막의 높은 유전 상수에 의한 셀 캐패시턴스의 증가 및 비정질 제1유전막의 질소 성분으로 인하여 누설 특성을 개선할 수 있다.
또한, 제1유전막과 제2유전막을 동일 챔버에서 인시튜로 형성하므로, 공정의 단순화 효과도 있다.
도 3은 지르코늄산화질화막의 형성 단계를 도시한 플로우 차트이다.
도 3을 참조하면, 지르코늄소스 공급(a), 퍼지(b), 반응 가스 공급(c), 퍼지(d)의 단계를 단위 사이클로 하여 지르코늄산화막을 형성한 후, 질화 처리(Nitridation)를 진행한다.
먼저, (a) 단계는 소스 가스 주입 단계로서, 웨이퍼를 증착 챔버 내에 로딩시킨 다음, Zr 소스를 증착 챔버 내부에 주입하여, 웨이퍼 상에 흡착시킨다.
소스 가스가 웨이퍼 상에 화학적으로 흡착되어, 웨이퍼 상에 소스 가스층이 형성된다.
이 때, Zr 소스는 Zr(NEtMe)4를 전구체로 사용하고, 0.1∼1torr의 압력과 200∼350℃의 기판 온도를 유지하는 챔버 내부로, 150∼250sccm의 유량을 일정하게 유지하면서, 0.1∼10초 동안 플로우한다.
(b) 단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 웨이퍼의 표면에 형성된 소스 가스층에 느슨하게 결합되거나 미반응 Zr 소스 가스를 챔버로부터 제거한다. 따라서, 웨이퍼 상에는 균일한 소스 가스 층만 형성된다.
퍼지 가스는 비활성 가스로서 Ar 또는 N2 가스를 사용하며 200∼400sccm의 유량으로 3∼10초 동안 플로우한다.
(c) 단계는 반응 가스 주입 단계로서, 증착 챔버 내에 반응 가스를 주입한다. 이 때, 반응 가스는 O3를 사용한다. O3 가스를 200∼500sccm의 유량으로 3∼10초 동안 플로우하는 한다.
반응 가스를 주입하여 기형성된 소스 가스층과 반응 가스간의 반응을 유도하여 지르코늄산화막(ZrO2)을 형성한다. 따라서, 웨이퍼의 표면 상에 원자층 단위의 물질이 형성된다. 즉, 소스 가스층과 반응 가스의 반응을 통하여 웨이퍼 상에 지르코늄산화막이 형성된다.
(d) 단계는 퍼지 가스 주입 단계로서, 증착 챔버 내에 퍼지 가스를 주입하여 미반응 반응 가스 및 반응부산물을 제거한다. 퍼지 가스는 비활성 가스로서 Ar 또는 N2 가스를 사용하며 200∼400sccm의 유량으로 3∼10초 동안 플로우한다.
상기와 같이, 소스 가스 주입(a), 퍼지(b), 반응 가스 주입(c) 및 퍼지(d)를 한 사이클(1 Cycle)로 하는 공정을 반복 수행하여 원하는 두께의 원자층을 형성한다.
계속해서, 지르코늄산화막에 질화 처리를 실시하여 지르코늄과 질소를 함유한 지르코늄산화질화막을 형성한다.
질화 처리는, N2O 또는 N2는 500∼2000sccm의 유량으로 플라즈마 파워를 30∼500watt로 유지하여 플라즈마 처리를 진행한다.
또는, N2O 또는 N2를 3∼10초 동안 유지하면서 플로우 하면서 플라즈마 처리를 실시한다.
상기와 같은 공정을 진행하여 2∼20Å의 두께의 지르코늄산화질화막을 형성한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 실린더형 캐패시터 형성 방법을 나타낸 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상부에 층간절연막(42)을 형성한 후, 층간절연막(42)을 관통하여 반도체 기판(41)의 일부와 연결되는 스토리지노드콘택플러그(43)를 형성한다. 이 때, 스토리지노드콘택플러그(43)는 폴리실리콘플러그이다. 스토리지노드콘택플러그(43) 형성 이전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.
한편, 에치 백을 실시하여 스토리지노드콘택플러그(43)을 일부 리세스 시키고, 베리어 메탈로 Ti막(44), TiN막(45)을 차례로 증착한 후, 화학적·기계적 연마(CMP) 또는 에치백 공정을 실시하여 리세스된 영역에 베리어 메탈을 매립한다.
다음으로, 스토리지노드콘택플러그(43) 상부에 식각정지막(46)과 스토리지노드산화막(47)을 차례로 형성한다. 여기서, 스토리지노드 산화막(47)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각정지막(46)은 스토리지노드산화막 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 하는 막으로 질화막 계열의 물질을 사용하고, 스토리지노드 산화막(47)은 BPSG, USG, PETEOS, 또는 HDP 산화막으로 형성한다.
계속해서, 스토리지노드 산화막(47)과 식각정지막(46)을 순차적으로 식각하여 스토리지노드콘택플러그(43) 상부를 개방시키는 스토리지노드홀(48)을 형성한다.
도 4b에 도시된 바와 같이, 스토리지노드홀(48) 아래에 노출된 스토리지노드 콘택플러그(43) 표면에 접촉하도록, 스토리지노드홀(48)의 내부에 실린더 구조를 갖는 스토리지노드(49)를 형성한다.
스토리지노드(49)는 500∼650℃의 기판 온도, 0.1∼10torr의 압력 조건에서 형성하며, TiN, Ru, Pt, Ir, Tu/TuO2, Ir/IrO2 및 StRu3로 이루어진 그룹에서 선택된 어느 하나의 막을 200∼400Å의 두께로 형성한다.
도 4c에 도시된 바와 같이, 스토리지노드 산화막(47)을 습식 딥아웃하여 스토리지노드(49)의 내벽 및 외벽을 모두 드러낸다. 습식 딥아웃은 불산 용액(HF)을 이용하여 진행한다.
도 4d에 도시된 바와 같이, 스토리지노드(49) 상에 누설방지막(50)을 형성한다.
누설방지막(50)은 지르코늄과 질소를 함유한 지르코늄산화질화막(ZrON)을 사용하며, 원자층 증착법(ALD)으로 형성하고, 후속 형성되는 지르코늄 산화막(51)과 인시튜로 형성된다.
더 자세히는, 지르코늄 소스를 흡착시키는 단계, 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계, 반응 가스를 공급하여 흡착된 지르코늄 소스와의 반응을 유도하여 원자층 단위의 지르코늄산화막을 형성하는 단계, 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하여 소정 횟수 반복 진행하여 지르코늄산화막을 형성한 후, 질화 처리를 진행하여 형성한다.
지르코늄 소스를 흡착시키는 단계는, Zr(NEtME)4를 전구체로 사용하고, 0.1∼1torr의 압력과 200∼350℃의 기판 온도를 유지하는 챔버 내부로, 150∼250sccm의 유량을 일정하게 유지하면서, 0.1∼10초 동안 플로우한다.
이어서, 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계로, N2 또는 Ar 가스를 200∼400sccm의 유량으로 3∼10초 동안 플로우한다.
다음으로, 반응 가스는 O3 가스를 200∼500sccm의 유량으로 3∼10초 동안 플로우하고, 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계로 N2 또는 Ar 가스를 200∼400sccm의 유량으로 3∼10초 동안 플로우한다.
계속해서, 상기와 같은 공정을 통해 형성된 지르코늄산화막을 질화 처리한다.
질화 처리는, N2O 또는 N2는 500∼2000sccm의 유량으로 플라즈마 파워를 30∼500watt로 유지하여 플라즈마 처리를 진행하거나, 또는 N2O 또는 N2를 3∼10초 동안 유지하면서 플로우 하면서 플라즈마 처리를 실시한다.
상기와 같은 공정을 통해 2∼20Å의 두께의 비정질 지르코늄산화질화막을 형성한다.
누설방지막(50)은 결정질 지르코늄산화막(51)과 함께 캐패시터의 유전막(100)으로 작용하면서, 지르코늄산화막의 누설 특성을 개선하는 누설 방지의 역할도 한다.
이어서, 누설방지막(50) 상에 지르코늄산화막(51)을 형성한다.
지르코늄산화막(51)은 지르코늄 소스를 흡착시키는 단계, 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계, 반응 가스를 공급하여 상기 흡착된 지르코늄 소스와의 반응을 유도하여 원자층 단위의 지르코늄산화막을 형성하는 단계, 및 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하여 소정 횟수 반복하여 형성한다.
지르코늄 소스를 흡착시키는 단계는, Zr(NEtME)4를 전구체로 사용하고, 0.1∼1torr의 압력과 200∼350℃의 기판 온도를 유지하는 챔버 내부로, 150∼250sccm의 유량을 일정하게 유지하면서, 0.1∼10초 동안 플로우한다.
이어서, 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계로, N2 또는 Ar 가스를 200∼400sccm의 유량으로 3∼10초 동안 플로우한다.
다음으로, 반응 가스는 O3 가스를 200∼500sccm의 유량으로 3∼10초 동안 플로우하고, 미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계로 N2 또는 Ar 가스를 200∼400sccm의 유량으로 3∼10초 동안 플로우한다.
상기와 같은 공정을 통해, 60∼100Å의 두께의 지르코늄산화막(49)을 형성한다.
계속해서, 지르코늄산화막(51)을 형성한 후 열처리를 실시한다.
열처리는 유전막(100) 하부의 스토리지노드(49)를 치밀화하고, 유전막(100) 내부 또는 표면에 누설 전류의 원인이 되는 잔류 불순물을 휘발시키키고, 표면의 거칠기(roughness)를 완화하여 전계 집중을 방지하고, 누설 전류 발생의 최소화 및 항복 전압 강화의 목적으로 실시하며, 300∼400℃의 기판 온도를 유지하면서 플라즈마 어닐링 또는 UV/O3 어닐링을 실시한다.
플라즈마 어닐링은 O2, N2 또는 N2/O2 가스를 100∼200sccm의 유량으로, 플라즈마 파워는 50∼200Ｗ로 30∼120초 동안 진행하며, UV/O3 어닐링은 램프의 강도를 15∼30mＷ/cm2로 유지하며 30∼120초 동안 진행한다.
이어서, 유전막(100) 상에 플레이트 전극(52)을 형성한다. 플레이트 전극(52)은 PVD TiN과 CVD TiN의 순서로 적층 형성하며, PVD TiN은 200∼400Å, 상기 CVD TiN은 600∼1000Å의 두께로 형성하여 캐패시터 소자를 형성한다.
상술한 바와 같이, 누설방지막인 지르코늄과 질소를 함유한 지르코늄산화질화막의 질소(N)로 인해 지르코늄산화막과 전극 계면의 안정한 누설 전류 특성을 이용할 수 있으므로, 메모리 소자에서 공정의 안정성과 수율을 확보할 수 있으며, 지르코늄산화질화막은 지르코늄산화막 증착 챔버에서 인-시튜로 진행하므로써, 장비 투자 없이 공정 진행이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 지르코늄산화막을 유전막으로 하는 캐패시터 제조 공정 중에서, 유전막 증착 챔버에서 원자층 증착으로 비정질 지르코늄산화질화막과 지르코늄산화막을 인시튜로 증착하여 결정화된 지르코늄산화막의 높은 유전 상수에 의한 셀 캐패시턴스 증가 효과 및 비정질 지르코늄산화질화막에 의한 누설 전류 특성을 개선할 수 있다.
또한, 지르코늄산화질화막의 질소(N)로 인해 유전막과 전극 계면의 안정한 누설 전류 특성을 이용할 수 있으므로, 메모리 소자에서 공정의 안정성과 수율을 확보할 수 있으며, 지르코늄산화질화막은 지르코늄산화막 증착 챔버에서 인-시튜로 진행하므로써, 장비 투자 없이 공정 진행이 가능하다.

Claims (43)

  1. 하부 전극;
    하부 전극 상의 누설방지막;
    상기 누설방지막 상의 지르코늄산화막; 및
    상기 지르코늄산화막 상의 상부 전극
    를 제공하는 캐패시터.
  2. 제1항에 있어서,
    상기 누설방지막은 비정질 유전막인 캐패시터.
  3. 제2항에 있어서,
    상기 누설방지막은 2∼20Å의 두께로 형성된 캐패시터.
  4. 제1항에 있어서,
    상기 지르코늄산화막은 60∼100Å의 두께로 형성된 캐패시터.
  5. 하부 전극;
    상기 하부 전극 상의 지르코늄과 질소가 함유된 제1유전막;
    상기 제1유전막 상의 지르코늄이 함유된 제2유전막; 및
    상기 제2유전막 상의 상부 전극
    를 제공하는 캐패시터.
  6. 제5항에 있어서,
    상기 제1유전막은 비정질 물질인 캐패시터.
  7. 제6항에 있어서,
    상기 제1유전막은 2∼20Å의 두께로 형성된 캐패시터.
  8. 제5항에 있어서,
    상기 제2유전막은 결정질 물질인 캐패시터.
  9. 제8항에 있어서,
    상기 제2유전막은 60∼100Å의 두께로 형성된 캐패시터.
  10. 제5항에 있어서,
    상기 하부 전극은,
    티타늄, 루테늄, 백금, 이리듐, 루테늄/루테늄산화막, 이리늄/이리듐산화막 또는 스트론튬루테늄산화막의 그룹에서 선택된 물질을 사용하는 캐패시터.
  11. 제10항에 있어서,
    상기 하부 전극은,
    200∼400Å의 두께로 형성된 캐패시터.
  12. 제5항에 있어서,
    상기 상부 전극은,
    PVD TiN과 CVD TiN의 순서로 적층 형성된 캐패시터.
  13. 제12항에 있어서,
    상기 PVD TiN은 200∼400Å, 상기 CVD TiN은 600∼1000Å의 두께로 형성된 캐패시터.
  14. 하부 전극을 형성하는 단계;
    하부 전극 상에 누설방지막을 형성하는 단계;
    상기 누설방지막 상에 지르코늄산화막을 형성하는 단계; 및
    상기 지르코늄산화막 상에 상부 전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  15. 제14항에 있어서,
    상기 누설방지막은,
    비정질 유전막을 사용하는 캐패시터 제조 방법.
  16. 제15항에 있어서,
    상기 누설방지막은,
    상기 지르코늄산화막 증착 챔버에서 원자층 증착법으로 형성하는 캐패시터 제조 방법.
  17. 제16항에 있어서,
    상기 누설방지막은, 상기 지르코늄산화막 증착 챔버에서 인시튜로 형성하는 캐패시터 제조 방법.
  18. 제14항에 있어서,
    상기 누설방지막은
    상기 지르코늄과 질소가 포함된 유전막이며, 2∼20Å의 두께로 형성하는 캐패시터 제조 방법.
  19. 제14항에 있어서,
    상기 지르코늄산화막은 60∼100Å의 두께로 형성하는 캐패시터 제조 방법.
  20. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 지르코늄과 질소가 함유된 제1유전막을 형성하는 단계;
    상기 제1유전막 상에 지르코늄이 함유된 제2유전막을 형성하는 단계; 및
    상기 제2유전막 상에 상부 전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  21. 제20항에 있어서,
    상기 제1유전막은,
    지르코늄 소스를 흡착시키는 단계;
    상기 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 지르코늄 소스와의 반응을 유도하여 원자층 단위의 지르코늄산화막을 형성하는 단계;
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계;
    를 단위 사이클로 하여 소정 횟수 반복하는 단계; 및
    질화 처리를 진행하는 단계
    를 포함하는 캐패시터 제조 방법.
  22. 제21항에 있어서,
    상기 지르코늄 소스를 흡착시키는 단계는,
    Zr(NEtME)4를 전구체로 사용하고, 0.1∼1torr의 압력과 200∼350℃의 기판 온도를 유지하는 챔버 내부로, 150∼250sccm의 유량을 일정하게 유지하면서, 0.1∼10초 동안 플로우하는 캐패시터 제조 방법.
  23. 제21항에 있어서,
    상기 반응 가스는 O3 가스를 200∼500sccm의 유량으로 3∼10초 동안 플로우하는 캐패시터 제조 방법.
  24. 제21항에 있어서,
    상기 퍼지 단계는,
    N2 또는 Ar 가스를 200∼400sccm의 유량으로 3∼10초 동안 플로우하는 캐패시터 제조 방법.
  25. 제21항에 있어서,
    상기 질화 처리는,
    N2O 또는 N2는 500∼2000sccm의 유량으로 플라즈마 파워를 30∼500watt로 유 지하여 플라즈마 처리를 진행하는 캐패시터 제조 방법.
  26. 제25항에 있어서,
    상기 질화 처리는,
    N2O 또는 N2를 3∼10초 동안 유지하면서 플로우 하면서 플라즈마 처리를 실시하는 캐패시터 제조 방법.
  27. 제20항에 있어서,
    상기 제1유전막은 2∼20Å의 두께로 형성하는 캐패시터 제조 방법.
  28. 제20항에 있어서,
    상기 제2유전막은,
    지르코늄 소스를 흡착시키는 단계;
    상기 지르코늄 소스 중에서 미반응 지르코늄 소스를 제거하기 위한 퍼지 단계;
    반응 가스를 공급하여 상기 흡착된 지르코늄 소스와의 반응을 유도하여 원자 층 단위의 지르코늄산화막을 형성하는 단계; 및
    미반응 반응 가스 및 반응부산물을 제거하기 위한 퍼지 단계를 단위 사이클로 하여 소정 횟수 반복하여 형성하는 캐패시터 제조 방법.
  29. 제28항에 있어서,
    상기 지르코늄 소스를 흡착시키는 단계는,
    Zr(NEtME)4를 전구체로 사용하고, 0.1∼1torr의 압력과 200∼350℃의 기판 온도를 유지하는 챔버 내부로, 150∼250sccm의 유량을 일정하게 유지하면서, 0.1∼10초 동안 플로우하는 캐패시터 제조 방법.
  30. 제28항에 있어서,
    상기 반응 가스는 O3 가스를 200∼500sccm의 유량으로 3∼10초 동안 플로우하는 캐패시터 제조 방법.
  31. 제28항에 있어서,
    상기 퍼지 단계는,
    N2 또는 Ar 가스를 200∼400sccm의 유량으로 3∼10초 동안 플로우하는 캐패시터 제조 방법.
  32. 제20항에 있어서,
    상기 제2유전막은 60∼100Å의 두께로 형성하는 캐패시터 제조 방법.
  33. 제20항에 있어서,
    상기 누설방지막은,
    상기 제2유전막 증착 챔버에서 원자층 증착법으로 형성하는 캐패시터 제조 방법.
  34. 제33항에 있어서,
    상기 제1유전막은 상기 제2유전막 증착 챔버에서 인시튜로 형성하는 캐패시터 제조 방법.
  35. 제20항에 있어서,
    상기 제2유전막을 형성한 후 열처리를 진행하는 단계를 포함하는 캐패시터 제조 방법.
  36. 제35항에 있어서,
    상기 열처리는,
    플라즈마 어닐링 또는 UV/O3 어닐링을 실시하는 캐패시터 제조 방법.
  37. 제36항에 있어서,
    상기 열처리는 300∼400℃의 기판 온도를 유지하면서 진행하는 캐패시터 제조 방법.
  38. 제36항에 있어서,
    상기 플라즈마 어닐링은 O2, N2 또는 N2/O2 가스를 100∼200sccm의 유량으로, 플라즈마 파워는 50∼200Ｗ로 30∼120초 동안 진행하는 캐패시터 제조 방법.
  39. 제36항에 있어서,
    상기 UV/O3 어닐링은 램프의 강도를 15∼30mＷ/cm2로 유지하며 30∼120초 동안 진행하는 캐패시터 제조 방법.
  40. 제20항에 있어서,
    상기 하부 전극은,
    500∼650℃의 기판 온도, 200∼400Å의 두께, 0.1∼10torr의 압력 조건으로 형성하는 캐패시터 제조 방법.
  41. 제20항에 있어서,
    상기 하부 전극은,
    티타늄, 루테늄, 백금, 이리듐, 루테늄/루테늄산화막, 이리늄/이리듐산화막 또는 스트론튬루테늄산화막의 그룹에서 선택된 물질을 사용하는 캐패시터 제조 방법.
  42. 제20항에 있어서,
    상기 상부 전극은.
    PVD TiN과 CVD TiN의 순서로 적층 형성하는 캐패시터 제조 방법.
  43. 제41항에 있어서,
    상기 PVD TiN은 200∼400Å, 상기 CVD TiN은 600∼1000Å의 두께로 형성하는 캐패시터 제조 방법.
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