KR20100135097A - 반도체 소자의 커패시터 및 형성 방법 - Google Patents

반도체 소자의 커패시터 및 형성 방법 Download PDF

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박종범
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Abstract

반도체 기판 상에 금속 하부 전극을 형성하고, 하부 전극 상에 지르코늄산화물(ZrO2)층을 포함하는 유전층을 형성한 후, 유전층 상에 지르코늄질화물(ZrN)층을 포함하는 상부 전극층을 형성하는 반도체 소자의 커패시터 형성 방법을 제시한다.
커패시터, 정전용량, 환원 반응, TiN

Description

반도체 소자의 커패시터 및 형성 방법{Capacitor of semiconductor and manufacturing method for the same}
본 발명은 반도체 소자에 관한 것으로, 특히, 정전 용량을 확보할 수 있는 커패시터(capacitor) 및 형성 방법에 관한 것이다.
반도체 메모리(memory) 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 단위 메모리 셀(cell) 면적이 크게 감소하고 있어 제한된 면적 내에 보다 큰 커패시턴스(capacitance)를 확보할 수 있는 커패시터 형성 방법의 개발이 요구되고 있다. 셀 트랜지스터(cell transistor) 및 셀 커패시터(cell capacitor)가 단위 메모리 셀(memory cell)을 구성하는 디램(DRAM) 소자에서, 신뢰성 있는 기억 소자의 동작을 위해 커패시터의 정전용량을 확보가 요구되고 있다. 커패시터의 정전용량을 확보하기 위해서, 등가산화막 두께(Tox)를 감소 및 누설 전류 특성의 개선이 요구되고 있다.
본 발명은 커패시터의 정전용량 확보를 위해서 유전층으로 지르코늄 산화물(ZrO2)층을 증착하고, 지르코늄 산화물층 상에 티타늄 질화물(TiN)층을 상부 전극으로 증착할 때, TiN층의 증착 과정에서 수반되는 것으로 실험적으로 확인되는 지르코늄 산화물층의 물성 열화를 방지하고자 한다. TiN층은 사불화티타늄(TiCl4) 가스 및 암모니아(NH3) 가스를 이용하여 증착되고 있는 데, 환원 가스인 암모니아 가스에 의해 하부의 지르코늄 산화물이 환원되어 지르코늄 산화물층의 유전 특성이 열화되는 현상이 관측되고 있다. 커패시터의 정전용량의 증가를 위해서는 유전층의 등가 산화막의 두께가 감소되어야 하는 데, 지르코늄 산화물층의 두께가 감소될 경우 이러한 암모니아 가스에 의한 열화 현상은 더욱 극심하게 된다. 따라서, 상부 전극 증착 시 환원 반응에 의한 유전층의 특성 열화를 억제할 수 있는 반도체 소자의 커패시터 및 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 형성된 금속 하부 전극; 상기 하부 전극 상에 지르코늄산화물(ZrO2)층을 포함하여 형성된 유전층; 및 상기 유전층 상에 지르코늄질화물(ZrN)층을 포함하는 형성된 상부 전극층을 포함하는 반도체 소자의 커패시터를 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 금속 하부 전극을 형성하는 단 계; 상기 하부 전극 상에 지르코늄산화물(ZrO2)층을 포함하는 유전층을 형성하는 단계; 및 상기 유전층 상에 지르코늄질화물(ZrN)층을 포함하는 상부 전극층을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제시한다.
상기 금속 하부 전극을 형성하는 단계는 상기 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 관통하는 하부 전극용 콘택을 도전성 폴리실리콘(polysilicon)을 포함하여 형성하는 단계; 상기 절연층 상에 상기 하부 전극용 콘택에 정렬되는 오프닝홀(opening hole)을 가지는 몰드(mold)층을 형성하는 단계; 상기 오프닝홀의 프로파일(profile)을 따르는 티타늄질화물(TiN)층을 형성하는 단계; 및 상기 티타늄질화물층을 화학기계적연마(CMP)로 평탄화하여 상기 하부 전극으로 분리하는 단계를 포함하여 수행될 수 있다.
상기 지르코늄질화물(ZrN)층은 테트라키스에틸메틸아미노지르코늄(Zr(NEtMe)4)을 포함하는 지르코늄(Zr) 전구체 및 질소 플라즈마(plasma)를 순차적으로 제공하는 원자층 증착(ALD)으로 증착될 수 있다.
상기 지르코늄(Zr) 전구체를 제공하기 이전에, 상기 유전층 표면을 질소 플라즈마로 표면 처리하는 단계를 더 수행할 수 있다.
상기 지르코늄질화물층 상에 탄탈륨에톡사이드(Ta(C2H5O)5) 또는 펜타키스디메틸아미노탄탈륨(Ta[N(CH3)2]5)을 이용하여 탄탄륨질화물(TaN)층을 증착하는 단계를 더 수행할 수 있다.
본 발명의 실시예는 상부 전극 증착 시 환원 반응에 의한 유전층의 특성 열화를 억제할 수 있는 반도체 소자의 커패시터 형성 방법을 제시할 수 있다.
본 발명의 실시예는 상부 전극으로 지르코늄질화물(ZrN)을 이용하여, 지르코늄질화물(ZrN) 증착 시 암모니아와 같은 지르코늄 산화물을 환원시키는 환원 가스의 도입을 배제할 수 있다. 이에 따라, 유전층인 지르코늄 산화물층의 물리적 유전 특성 열화를 억제하여, 커패시터의 정전용량의 개선, 바이어스 전압(bias voltage)에 따른 정전용량 변화(△C) 감소 및 누설 전류와 같은 전기적 특성 개선을 구현할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 커패시터 및 형성 방법을 보여주는 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 디램 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하고, 활성 영역 상에 트랜지스터(도시되지 않음)를 구현한 후, 트랜지스터를 덮는 절연층(200)을 하부층으로 형성한다. 절연층(200)을 관통하는 연결 콘택(contact)을 위한 콘택홀(contact hole: 201)을 형성한 후, 콘택홀(201)을 채우는 도전성 폴리실리콘(polysilicon)을 증착하여 하부 전극용 콘택(storage node contact: 250)을 형성한다.
하부 전극용 콘택(250)을 상에 식각 정지층(etch stop layer: 310)을 형성하 고, 커패시터의 하부 전극에 오목한 실린더(cylinder) 형상을 부여하기 위한 몰드층(mold layer: 330)을 희생층으로 형성한다. 식각 정지층(310)은 몰드층(330)의 패터닝(patterning)을 위한 선택적 식각 시 식각 종료점으로 작용하게, 몰드층(330)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다.
몰드층(330)을 관통하는 오프닝홀(opening hole: 301)을 선택적 식각 과정으로 형성한다. 이러한 오프닝홀(301)의 프로파일(profile)을 따라 오목한 부분을 가지는 실린더(cylinder) 형상의 하부 전극(410)을 형성한다. 하부 전극(410)을 위한 금속층, 예컨대, 티타늄질화물(TiN)층을 원자층 증착(ALD)하고, 화학기계적연마(CMP)를 이용한 평탄화 과정으로 노드 분리(node separation)를 수행하여 하부 전극(410)을 형성한다. 하부 전극(410)은 MIM(Metal Insulator Metal) 구조의 커패시터 구조에 따라 금속층을 포함하여 형성될 수 있다. 하부 전극(410)은 대략 100Å 내지 300Å 정도 두께로 TiN층을 증착하여 형성될 수 있다. TiN층은 티타늄(Ti)층을 장벽 금속층으로 수반할 수 있으며, 증착된 Ti층은 하부의 폴리실리콘 하부 전극용 콘택(250)과 실리사이드(silicide) 반응하여 티타늄실리사이드(TiSix)의 계면층(415)을 형성할 수 있다. 이러한 계면층(415)에 의해 접촉 저항의 감소를 구현할 수 있다.
하부 전극(410)은 루테늄(Ru)을 포함하여 형성될 수도 있으며, 또한, TaN, W, WN, Ru, RuO2, Ir, IrO2, Pt, Ru 및 RuO2의 이중층 Ir 및 IrO2의 이중층, SrRuO3 등과 같은 금속층 또는 금속산화물층을 포함하여 형성될 수 있다. 이러한 하부 전극(410)은, 디램 소자의 커패시터의 정전용량의 증대를 위해, 실린더(cylinder) 형상을 가지거나 필라(pillar) 형상을 가질 수 있다. 실린더 형상의 하부 전극(410)의 경우 몰드층(330)의 제거를 통해 외측벽을 노출시키는 경우와, 몰드층(330)을 유지하여 오목한 형상(concave)을 이용하는 경우로 적용될 수 있다.
도 2를 참조하면, 하부 전극(410) 상에 유전층(430)을 증착한다. 유전층(430)은 상대적으로 높은 유전 상수 k를 가지는 지르코늄산화물(ZrO2)층을 포함하여 형성될 수 있다. 유전층(430)이 지르코늄 산화물층을 단일층으로 포함하여 형성될 경우, 지르코늄산화물층(430)은 원자층증착(ALD)으로 대략 60Å 내지 120Å 두께로 형성될 수 있다. 이때, 반도체 기판(100)의 온도를 지르코늄산화물의 결정화온도 이하인 대략 200℃ 내지 350℃ 정도로 유지하여, 과다한 결정화에 따른 유전율 감소를 억제한다.
증착 반응 챔버(chamber)는 0.1torr 내지 1torr 압력으로 유지되며, 반응 챔버에 지르코늄 소스(Zr source)로 테트라키스에틸메틸아미노지르코늄(Zr(NEtMe)4)과 같은 지르코늄 전구체를 공급할 수 있다. 운반 가스로 아르곤(Ar) 가스가 이용되며, 산화제로 오존(O3)이 이용된다. 퍼지 가스(purge gas)로 질소 가스(N2)가 이용된다. 지르코늄 소스는 운반 가스(Ar)의 유량을 20sccm 내지 250 sccm으로 유지하여 0.1초 내지 10초 정도 흐르게 한다. 이후에, 질소 가스의 유량을 50sccm 내지 400sccm으로 유지하여 3초 내지 10초 정도 퍼지한다. 산화제인 O3 가스의 유량을 200sccm 내지 500sccm으로 유지하여 3초 내지 10초 흘려주어 흡착된 지르코늄 소스를 산화시킨다. 이후에 N2 가스의 유량은 50~200sccm으로 유지하여 3초 내지 10초 퍼지한다. 이러한 과정을 반복하여 지르코늄산화물층을 원자층증착(ALD)한다.
유전층(430)은 지르코늄산화물층의 단일층으로 형성될 수 있으나, 지르코늄산화물층들 사이에 알루미늄산화물(Al2O3)층을 중간에 도입한 ZAZ(ZrO2/Al2O3/ZrO2)층으로 유전층(430)을 구성할 수 있다. 예컨대, 상기한 지르코늄산화물층의 ALD 증착 과정으로 제1지르코늄산화물층(431)을 증착하고, 제1지르코늄산화물층(431) 상에 알루미늄산화물층(433)을 형성한다. 제1지르코늄산화물층(431)을 ALD 증착하고, 증착 반응 챔버를 0.1torr 내지 1torr 압력으로 유지하며, 반응 챔버에 알루미늄 소스(Al source)로 트리메틸알루미늄(TMA: Al(CH3)3)과 같은 지르코늄 전구체를 공급할 수 있다. 운반 가스로 아르곤(Ar) 가스가 이용되며, 산화제로 오존(O3)이 이용된다. 퍼지 가스(purge gas)로 질소 가스(N2)가 이용된다.
알루미늄 소스는 운반 가스(Ar)의 유량을 20sccm 내지 100 sccm으로 유지하여 0.1초 내지 5초 정도 흐르게 한다. 이후에, 질소 가스의 유량을 50sccm 내지 300sccm으로 유지하여 0.1초 내지 5초 정도 퍼지한다. 산화제인 O3 가스의 유량을 200sccm 내지 500sccm으로 유지하여 3초 내지 10초 흘려주어 흡착된 알루미늄 소스를 산화시킨다. 이후에 N2 가스의 유량은 50~3000sccm으로 유지하여 0.1초 내지 5초 퍼지한다. 이러한 과정을 반복하여 알루미늄 산화물층(433)을 10Å 이하의 두께로 원자층증착(ALD)한다. 이때, 알루미늄 산화물층(433) 대신에 지르코늄알루미늄산화물(ZrxAlyOz: x, y, z 는 정수)과 같은 삼원계 혼합상 산화물층을 증착할 수도 있다. 이후에, 알루미늄 산화물층(433) 상에 제2지르코늄산화물층(435)을 ALD 증착한다.
이와 같은 유전층(430)의 제2지르코늄산화물층(435) 상에 직접적으로 상부 전극인 티타늄질화물(TiN)층을 증착할 경우, 티타늄질화물층의 질화를 위해 제공되는 암모니아(NH3)와 ZrO2가 환원 반응을 일으킬 수 있다. 이러한 환원 반응에 의해 제2지르코늄산화물층(435)은 환원되어 유전율의 감소가 유발되므로, 커패시터의 전기적 특성의 열화가 유발될 수 있다. 본 발명의 실시예에서는 이러한 환원 반응을 억제하기 위해서, 제2지르코늄산화물층(435) 상에 지르코늄질화물(ZrN)을 증착하여 상부 전극으로 이용한다.
이와 같이 유전층(430)을 증착한 후, 동일한 증착 챔버 내에서 진공 단절없이 인 시튜(in situ)로 후속 어닐링(annealing)을 수행한다. 어닐링은 유전층(430)의 결정성 변화에 따른 유전상수 증가 및 누설 전류 발생 최소화, 막질 내의 탄소, 수소 등의 불순물 및 산소 공공(vacancy)과 같은 결함을 제거하기 위해 수행된다. 어닐링은 300℃ 내지 450℃ 의 온도로 산소(O2), 오존(O3) 또는 일산화이질소(N2O) 가스 분위기에서 30초 내지 120초 정도 동안 50W 내지 300W의 파워(power)로 여기되는 플라즈마를 이용한 플라즈마(plasma) 처리로 수행된다. 이때, 챔버 압력은 0.1 내지 1torr로 유지된다.
도 3을 참조하면, 유전층(430) 상에 상부 전극층으로 지르코늄질화물층(ZrN: 510)을 증착한다. 이때, 유전층(430)의 ALD 증착이 수행된 증착 반응 챔버에서 인 시튜로 지르코늄질화물층(510)의 증착이 수행된다. 반응 챔버는 0.1torr 내지 10torr 압력으로 유지되며, 반응 챔버에 지르코늄 소스(Zr source)로 테트라키스에틸메틸아미노지르코늄(Zr(NEtMe)4)과 같은 지르코늄 전구체를 공급할 수 있다. 운반 가스로 질소(N2) 가스가 이용되며, 퍼지 가스로 아르곤 가스(Ar)가 이용된다. 반응 챔버에서 기판(100)을 200℃ 내지 500℃ 온도로 유지하고, 지르코늄 소스를 운반 가스(N2)의 유량을 20sccm 내지 100 sccm으로 유지하여 0.1초 내지 5초 정도 흐르게 한다. 아르곤 가스의 유량을 50sccm 내지 300sccm으로 유지하여 0.1초 내지 5초 정도 퍼지한다. 질화제로 질소 가스(N2)의 유량을 200sccm 내지 500sccm으로 유지하여 3초 내지 10초 흘려주어 흡착된 지르코늄 소스를 산화시킨다. 이후에 N2 가스의 유량은 50~200sccm으로 유지하고 50W 내지 300W의 플라즈마 파워(power)를 인가하여 플라즈마 증착을 유도한다. 이에 따라, 지르코늄질화물이 증착되며, 이러한 증착 과정을 반복하는 ALD 과정으로 지르코늄질화물층(510)을 150Å 내지 500Å 두께로 증착한다. 이러한 지르코늄질화물층(510)의 증착 과정에는 제2지르코늄산화물층(435)을 환원시키는 암모니아 가스와 같은 환원제가 실질적으로 배제되므로, 증착 시 제2지르코늄산화물층(435)에의 유전 특성 열화를 억제할 수 있다.
한편, 지르코늄질화물층(510)을 증착하기 이전에 질소 플라즈마(N2 plasma) 표면 처리를 제2지르코늄산화물층(435)의 표면에 수행할 수 있다. 이러한 질소 플라즈마 표면 처리는 제2지르코늄산화물층(435)의 표면에 대한 영향을 억제하여, 제2지르코늄산화물층(435)의 열화를 보다 신뢰성있게 억제하는 효과를 구현할 수 있다.
지르코늄질화물층(510) 상에 추가적인 상부 전극층으로 탄탈륨질화물층(TaN: 530)을 더 증착할 수 있다. 탄탈륨질화물층(530)은 탄탈륨에톡사이드(Ta(C2H5O)5)나 펜타키스디메틸아미노탄탈륨(Ta[N(CH3)2]5)과 같은 탄탈륨 전구체를 이용하여 대략 150Å 내지 500Å 두께로 증착될 수 있다. 이때, 질소 가스를 질화제로 이용할 수 있다. 이때, 증착되는 TaN층(530)의 질소/탄탈륨의 비 N/Ta는 1 내지 1.5 범위에서 유지될 수 있다.
본 발명의 실시예에서는 ZrN층(510) 또는 ZrN층(510) 및 TaN층(530)의 복합층을 상부 전극으로 형성하므로, 하부의 제2지르코늄산화물층(435)의 환원에 의한 유전 특성 열화를 억제할 수 있다. 이에 따라, 유전층(430)의 환원 반응에 의한 전기적 특성의 열화를 방지하여, 보다 높은 정전용량을 가지는 커패시터를 구현할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 커패시터 및 형성 방법을 보여주는 단면도들이다.

Claims (10)

  1. 반도체 기판 상에 형성된 금속 하부 전극;
    상기 하부 전극 상에 지르코늄산화물(ZrO2)층을 포함하여 형성된 유전층; 및
    상기 유전층 상에 지르코늄질화물(ZrN)층을 포함하는 형성된 상부 전극층을 포함하는 반도체 소자의 커패시터.
  2. 제1항에 있어서,
    상기 금속 하부 전극은
    실린더(cylinder) 형상 또는 컨케이브(concave) 형상의 티타늄질화물(TiN)층을 포함하는 반도체 소자의 커패시터.
  3. 제1항에 있어서,
    상기 유전층은
    상기 지르코늄산화물층 상에 형성된 알루미늄산화물(Al2O3)층; 및
    상기 알루미늄산화물층 상에 형성된 제2의 지르코늄산화물층을 더 포함하는 반도체 소자의 커패시터.
  4. 제1항에 있어서,
    상기 유전층은
    상기 지르코늄산화물층 상에 형성된 알루미늄산화물(Al2O3)층; 및
    상기 알루미늄산화물층 상에 형성된 제2의 지르코늄산화물층을 더 포함하는 반도체 소자의 커패시터.
  5. 제1항에 있어서,
    상기 상부 전극층은
    상기 지르코늄질화물층을 덮는 탄탈륨질화물(TaN)층을 더 포함하는 반도체 소자의 커패시터.
  6. 반도체 기판 상에 금속 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 지르코늄산화물(ZrO2)층을 포함하는 유전층을 형성하는 단계; 및
    상기 유전층 상에 지르코늄질화물(ZrN)층을 포함하는 상부 전극층을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법.
  7. 제6항에 있어서,
    상기 금속 하부 전극을 형성하는 단계는
    상기 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하는 하부 전극용 콘택을 도전성 폴리실리콘(polysilicon)을 포함하여 형성하는 단계;
    상기 절연층 상에 상기 하부 전극용 콘택에 정렬되는 오프닝홀(opening hole)을 가지는 몰드(mold)층을 형성하는 단계;
    상기 오프닝홀의 프로파일(profile)을 따르는 티타늄질화물(TiN)층을 형성하는 단계; 및
    상기 티타늄질화물층을 화학기계적연마(CMP)로 평탄화하여 상기 하부 전극으로 분리하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법.
  8. 제6항에 있어서,
    상기 지르코늄질화물(ZrN)층은
    테트라키스에틸메틸아미노지르코늄(Zr(NEtMe)4)을 포함하는 지르코늄(Zr) 전구체 및 질소 플라즈마(plasma)를 순차적으로 제공하는 원자층 증착(ALD)으로 증착되는 반도체 소자의 커패시터 형성 방법.
  9. 제8항에 있어서,
    상기 지르코늄(Zr) 전구체를 제공하기 이전에,
    상기 유전층 표면을 질소 플라즈마로 표면 처리하는 단계를 더 포함하는 반도체 소자의 커패시터 형성 방법.
  10. 제6항에 있어서,
    상기 지르코늄질화물층 상에
    탄탈륨에톡사이드(Ta(C2H5O)5) 또는 펜타키스디메틸아미노탄탈륨(Ta[N(CH3)2]5)을 이용하여 탄탄륨질화물(TaN)층을 증착하는 단계를 더 포함하는 반도체 소자의 커패시터 형성 방법.
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