KR100818652B1 - 산소포획막을 구비한 캐패시터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 누설전류가 감소하고, 후속 유전막 증착 공정 및 열공정을 거치더라도 하부전극과 배리어메탈이 산화되는 것을 방지할 수 있는 캐패시터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계; 상기 하부전극 상에 원자층증착법(ALD)을 이용하여 탄탈륨막을 형성하는 단계; 상기 탄탈륨막 상에 지르코늄산화막 베이스 유전막을 형성하는 단계; 열공정을 진행하여 상기 탄탈륨막의 일부를 산화시켜 상기 탄탈륨막과 지르코늄산화막 베이스 유전막 사이에 탄탈륨산화막을 형성하는 단계; 및 상기 지르코늄산화막 베이스 유전막 상에 상부전극을 형성하는 단계를 포함하고, 상술한 본 발명은 금속물질을 하부전극으로 사용하는 MIM 구조의 캐패시터 제조공정 중 유전막과 하부 전극 사이에 탄탈륨막을 증착하므로써, 유전막 증착 및 후속 열공정시 확산하는 산소원자를 포획하여 Ta2O5막을 형성하므로써 하부 전극 및 배리어메탈의 산화를 방지할 수 있는 효과가 있으며, 이에 따라 유전막 후속 열 공정 온도를 증가시킬 수 있다.
캐패시터, 루테늄, 열공정, 산소확산, 산소포획, 탄탈륨

Description

산소포획막을 구비한 캐패시터 및 그의 제조 방법{CAPACITOR WITH OXYGEN CAPTURE LAYER AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 하부전극 및 배리어메탈의 산화를 도시한 도면.
도 2는 본 발명의 실시예에 따른 캐패시터의 구조를 도시한 도면.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 다른 실시예에 따른 실린더 캐패시터의 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 희생막 27 : 하부전극
28, 28A : 탄탈륨막 29 : 유전막
30 : 탄탈륨산화막 31 : 상부전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터 및 그의 제조 방법에 관한 것이다.
DRAM 제조 공정에 있어 디자인룰(Design Rule)이 감소함에 따라 단위 셀면적이 크게 감소하고 있으나 기억소자의 동작에 필요한 정전용량은 25fF/cell 이상이 요구되고 있다. 기존 유전막으로 사용하는 HfO2 베이스 유전막, 즉 HfO2, HfO2/Al2O3/HfO2 경우 등가 산화막 두께(Tox)가 12Å 이하가 되면 누설 전류 특성이 증가 하기 때문에 등가 산화막 두께(Tox) 감소에 한계가 있다.
따라서 80nm 이하 DRAM 공정에서 25fF/cell 이상의 정전 용량을 만족하기 위해서는 HfO2/Al2O3/HfO2 유전막보다 등가산화막두께(Tox)를 감소 시킬 수 있는 새로운 유전막의 개발이 요구된다.
또한, 캐패시터의 전기적 특성을 개선 시키기 위해서는 유전막 내 함유되어 있는 C, H, 및 산소 공공 등의 불순물을 효과적으로 제거하여야 한다. 이러한 불순물을 제거하기 위해서는 유전막 증착 후 고온 열공정 및 산소 분위기 열공정이 필요하다.
도 1은 종래기술에 따른 하부전극 및 배리어메탈의 산화를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 층간절연막(12)을 형성하고, 층간절연막(12)을 관통하여 기판(11)에 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이때, 스토리지노드콘택플러그(13)는 폴리실리콘플러그(13A)와 배리어메탈(13B)의 적층구조이다.
이어서, 전면에 희생막(14)을 형성한 후 식각하여 스토리지노드콘택플러그 표면을 오픈시키는 오픈영역을 형성하고, 이후 오픈영역 내에 하부전극(15)을 형성한다.
이어서, 하부전극(15) 상에 유전막(16)을 증착한 후, 후속 열공정을 진행한다. 이때, 후속 열공정은 유전막(16) 내 함유되어 있는 C, H, 및 산소 공공 등의 불순물을 제거하기 위한 공정이다.
그러나, 종래기술은 유전막(16) 증착 및 증착후의 열공정시 산소(O2) 원자가 확산하여 하부전극(15)과 배리어메탈(13B)이 산화되는 문제가 발생한다.
특히, 금속 물질을 하부 전극(15)으로 사용하는 MIM 캐패시터의 경우, 유전막 증착 이후 열공정에서 하부전극 및 배리어메탈(barrier metal)의 산화가 발생할 가능성이 크므로 폴리실리콘(Poly Si)을 하부 전극으로 사용하는 캐패시터에 비해 후속 열 공정 조건(분위기 가스 및 공정 온도)이 제한되는 문제를 갖는다.
따라서, 후속 열 공정시 하부 전극 물질의 산화를 방지하고 캐패시터의 전기적 특성을 확보하기 위한 공정이 요구된다.
반도체 메모리 소자의 집적화에 의해 소자 크기가 감소함에 따라 등가산화막두께(Tox)의 감소가 요구되며 보다 신뢰성 있는 소자를 제조하기 위해서는 바이어스전압(bias voltage)에 따른 캐패시턴스변동(ΔC)의 감소 및 누설전류와 같은 전 기적 특성을 개선시키는 것이 필요하다. 캐패시터의 유전상수를 증가시키기 위해서는 비정질의 유전막보다 결정화된 유전막 사용이 요구되며 신뢰성 있는 소자를 제조하기 위해서는 하부 전극 및 배리어메탈의 산화를 방지할 수 있는 후속 열 공정이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 누설전류가 감소하고, 후속 유전막 증착 공정 및 열공정을 거치더라도 하부전극과 배리어메탈이 산화되는 것을 방지할 수 있는 캐패시터 및 그의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 하부전극; 상기 하부전극 상의 탄탈륨막; 상기 탄탈륨막 상의 탄탈륨산화막; 상기 탄탈륨산화막 상의 지르코늄산화막 베이스 유전막; 및 상기 유전막 상의 상부전극을 포함하는 것을 특징으로 하며, 상기 지르코늄산화막 베이스 유전막은, ZrO2, ZrO2/Al2O3/ZrO2 또는 ZrO2/Al2O3중에서 선택되는 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계; 상기 하부전극 상에 원자층증착법(ALD)을 이용하여 탄탈륨막을 형성하는 단계; 상기 탄탈륨막 상에 지르코늄산화막 베이스 유전막을 형성하는 단계; 열공정을 진행하여 상기 탄탈륨막의 일부를 산화시켜 상기 탄탈륨막과 지르코늄산화막 베이스 유전막 사이에 탄탈륨산화막을 형성하는 단계; 및 상기 지르코늄산화막 베이스 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 기존에 유전막으로 사용한 HfO2 보다 밴드갭에너지(Band Gap Energy, Eg) 값이 크고 유전율도 비교적 큰 지르코늄산화막(ZrO2)(Eg=7.8eV,ε=20∼25)을 유전막으로 사용하여 등가산화막 두께를 낮추므로써 전기적 특성을 개선시킨다.
그리고, 후술하는 본 발명은 후속 열공정시 하부 전극과 배리어메탈의 산화를 방지한다. 이를 위해, 일 예로 금속물질인 루테늄(Ru)을 하부 전극으로 이용하는 MIM(Metal Insulator Metal) 구조의 ZrO2 캐패시터 제조 공정 중 원자층증착(ALD) 방법으로 하부전극 위에 탄탈륨(Ta)을 증착하고 이 후 지르코늄산화막(ZrO2) 을 증착하는 공정과 후속 열공정시 확산하는 산소 원자와 탄탄륨(Ta)이 반응하여 탄탈륨산화막(Ta2O5)을 형성하므로서 하부 전극 및 배리어메탈의 산화를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 캐패시터의 구조를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 캐패시터는 하부전극(101), 하부전극(101) 상의 산소확산방지막(102), 유전막(103) 및 상부전극(104)으로 이루어진다.
먼저, 하부전극(101)은 금속물질로서, 원자층증착법(ALD)을 이용하여 증착한 루테늄(Ru)이다. 여기서, 루테늄은 100∼300Å 두께이다.
그리고, 유전막(104)은 지르코늄산화막 베이스(ZrO2 Base) 유전막, 예컨대, ZrO2, ZrO2/Al2O3/ZrO2, ZrO2/Al2O3와 같은 ZrO2 단일 막 또는 복합막이다. 그리고, 유전막(103)의 두께는 80∼200Å이다. 위와 같이 유전막(103)으로 사용된 지르코늄산화막은 HfO2보다 밴드갭에너지(Eg=7.8eV) 값이 크고 유전율(=20∼25)도 비교적 크기 때문에 유전막(103)의 전기적 특성을 개선시킨다. 특히, 지르코늄산화막은 결정질이므로 유전율이 크다.
그리고, 상부전극(105)은 루테늄 또는 TiN으로서, 그 두께는 200∼400Å이다. 여기서, 루테늄은 원자층증착법(ALD)으로 증착한다.
위와 같이 하부전극(101)과 상부전극(104)이 금속물질로 이루어지므로, 본 발명의 실시예에 따른 캐패시터는 MIM(Metal Insulator Metal) 구조가 된다.
마지막으로, 하부전극(101)과 유전막(104) 사이에 형성된 산소포획막(102)은 유전막(104) 증착공정 및 유전막(104) 증착후의 후속 열공정시에 산소원자와 반응하여 산소확산방지막(103)을 형성하고, 산소확산방지막(103)은 하부전극(101) 쪽으로 산소원자가 확산하여 하부전극(101)이 산화되는 것을 방지한다. 도시하지 않았지만, 하부전극 아래의 스토리지노드콘택플러그에 구비된 배리어메탈의 산화도 방지하기 위한 것이다.
바람직하게, 산소포획막(102)은 산소원자와 반응하여 산화막이 형성되는 경향이 강한 금속물질로서, 산소원자와 반응하여 산소확산방지막(103)이 형성된다. 일예로, 산소포획막(102)은 탄탈륨(Ta)이다. 상기 탄탈륨은 유전막(104) 증착후의 후속 산소분위기 열공정시 확산하는 산소원자와 반응하여 산소확산방지막(103)인 탄탈륨산화막(Ta2O5)이 된다. 따라서, 유전막(104) 증착 전에는 산소포획막(102)인 탄탈륨으로 존재하다가 유전막(104) 증착 후속의 열공정시에 확산해오는 산소원자를 포획하게 되고, 포획된 산소원자와 반응하여 산소확산방지막(103)인 탄탈륨산화막이 형성된다.
이처럼, 탄탈륨이 산소원자와 반응하여 탄탈륨산화막(Ta2O5)을 형성하므로써 탄탈륨산화막에 의해 산소원자가 하부전극(101)쪽으로 확산하지 못한다. 특히, 탄탈륨산화막과 루테늄간 계면은 HfO2와 루테늄간 계면보다 더욱 안정한 누설전류특성을 나타낸다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 워드라인, 비트라인 등이 형성된 기판(21) 상부에 층간절연막(22)을 형성한 후 콘택홀을 형성한다. 여기서, 층간절연막(22)은 하부 구조물에 의한 단차를 완화시키기 위해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화가 진행될 수 있다.
이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그(23A)와 배리어메탈(23B)의 적층이다. 먼저, 폴리실리콘플러그(23A)는 폴리실리콘 증착 및 폴리실리콘 에치백(Etch back) 공정을 순차적으로 실시하여 형성하는데, 폴리실리콘플러그(23A)는 에치백 공정에 의해 그 표면이 리세스된 형태이다. 그리고, 배리어메탈(23B)은 Ti/TiN을 전면에 증착한 후 화학적기계적연마(CMP) 또는 에치백 공정을 실시하여 형성한다. 따라서, 콘택홀의 내부에는 폴리실리콘플러그(23A)와 배리어메탈(23B)의 적층구조로 이루어진 스토리지노드콘택플러그(23)가 형성된다.
도 3b에 도시된 바와 같이, 전면에 식각정지막(24)과 희생막(25)을 적층한다. 여기서, 식각정지막(24)은 실리콘질화막(SiN)이며, 희생막(25)은 산화막 물질이다.
이어서, 희생막(25)과 식각정지막(24)을 차례로 식각하여 스토리지노드콘택플러그(23)를 오픈시키는 오픈영역(26)을 형성한다. 이때, 오픈영역(26) 형성을 위해 먼저 식각정지막(24)에서 식각이 멈출때까지 희생막(25)을 식각하고, 이후 식각정지막(24)을 식각한다.
상술한 오픈영역(26)은 캐패시터의 하부전극이 형성될 3차원 구조이다.
도 3c에 도시된 바와 같이, 하부 전극 물질로 루테늄(Ru)을 증착한 후에 하부전극(27)의 분리 공정을 진행한다. 여기서, 하부전극(27)의 분리 공정은 오픈영역(26)을 제외한 희생막(25) 표면의 루테늄막을 선택적으로 제거하여 이웃한 하부전극(27)을 서로 분리시키는 공정으로서, 화학적기계적연마(CMP) 또는 에치백 공정으로 루테늄을 분리시킨다.
하부전극 물질인 루테늄의 증착 공정은 다음과 같다.
루테늄은 원자층증착법(ALD)을 이용하여 증착하는데, 루테늄 원료 물질의 운반(Carrier) 가스 및 퍼지(Purge) 가스로 Ar 또는 N2를 사용하고 반응가스로는 NH3를 사용한다. 기판의 온도는 250∼400℃로 유지하고 반응챔버의 압력은 0.1∼1torr로 유지하여 루테늄을 100∼300Å 두께로 증착한다.
루테늄의 원자층 증착공정은, 루테늄 소스를 주입하는 단계, 퍼지 가스(Purge gas)를 주입하는 단계, 반응가스(Reactant)를 주입하는 단계 및 퍼지가스를 주입하는 단계로 구성된 단위 사이클을 반복한다.
먼저, 루테늄소스를 주입하는 단계는, 기판을 반응챔버 내에 로딩시킨 다음, 루테늄소스(Ru source)를 0.1∼10초동안 챔버 내부에 주입하여 루테늄소스를 흡착시킨다. 이때, 루테늄소스는 Ru(EtCp)2, Ru(CHD)2, Ru(OD)3, Ru(CP)2 및 RuO4로 이루어진 그룹 중에서 선택된 어느 하나를 프리커서(precursor)로 사용하며, 챔버 내부에 주입할 때 운반가스를 사용한다. 이때, 운반가스는 유량을 150∼250sccm으로 유지하며, Ar 또는 N2를 사용한다.
다음으로, 퍼지가스 주입단계는, 증착 챔버 내에 퍼지가스를 주입하여 흡착되지 않고 잔류하는 미반응 루테늄소스를 챔버로부터 제거한다. 이때, 퍼지가스는 Ar 또는 N2 가스를 단독 또는 혼합하여 사용하며, 유량을 200∼400sccm으로 유지하여 3∼10초동안 퍼지한다
다음으로, 반응가스 주입단계는, 증착챔버 내에 반응가스를 주입한다. 이때, 반응가스는 NH3를 사용하며, NH3의 유량을 200∼500sccm으로 유지하여 3∼10초동안 플로우시킨다.
마지막으로, 퍼지가스 주입단계는, 증착 챔버내에 퍼지가스를 주입하여 미반응 반응가스 및 반응부산물을 제거한다. 이때, 퍼지가스는 Ar 또는 N2 가스를 사용하며, 유량을 200∼500sccm으로 유지하여 3∼10초동안 퍼지시킨다.
상술한 바와 같이, 루테늄소스 주입, 퍼지가스 주입, 반응가스 주입 및 퍼지가스 주입을 단위사이클로 하여 반복진행한다.
도 3d에 도시된 바와 같이, 하부전극(27)의 분리공정이 완료된 결과물 상부에 산소원자를 포획하는 산소포획막 역할을 하는 탄탈륨막(28)을 증착한다. 이때, 탄탈륨막은 원자층증착법(ALD)으로 증착한다.
원자층증착법을 이용한 탄탈륨막의 증착 방법은 탄탈륨 소스를 주입하는 단계, 퍼지 가스(Purge gas)를 주입하는 단계 및 플라즈마 처리 단계로 구성된 단위 사이클을 반복한다. 그리고, 반응챔버의 압력은 0.1∼10 torr로 유지하고 기판 온도는 200∼350℃으로 유지한다.
먼저, 탄탈륨 소스를 주입하는 단계는, 탄탈륨소스인 TaCl5를 챔버 내부에 주입하는데, 이때, 운반가스로서 N2 또는 Ar(유량은 100∼200 sccm 유지)을 이용하여 주입한다. 이때, 탄탈륨소스의 양은 0.006cc/min∼0.1cc/min으로 유지하며, 탄탈륨소스를 150∼200℃로 유지되는 기화기에서 기상상태로 만들고 운반가스를 이용하여 0.1∼10초간 주입한다.
다음으로, 퍼지가스 주입단계는, 증착 챔버 내에 퍼지가스를 주입하여 흡착되지 않고 잔류하는 미반응 탄탈륨소스를 챔버로부터 제거한다. 이때, 퍼지가스는 H2 또는 NH3 가스를 사용하며, 유량을 200∼400sccm으로 유지하여 0.1∼10초동안 퍼지한다
다음으로, 플라즈마처리를 실시한다. 즉, H2 또는 NH3 가스를 플로우 하면서 0.1∼10초간 플라즈마처리를 실시한다. 이때, 플라즈마처리시, 고주파파워(R.F power)를 30∼500 watt로 하며, 챔버의 압력을 0.1∼10 torr로 유지한다.
상기 탄탈륨소스주입, 퍼지가스 주입 및 플라즈마처리를 반복진행하여 탄탈륨막을 증착한다. 다른 방법으로 탄탈륨소스주입단계에서 플라즈마를 여기시키는데, 이때는 플라즈마처리를 생략하여 탄탈륨막을 증착한다. 물론, 플라즈마 여기를 위해 고주파파워는 30∼500 watt로 한다.
후속 공정인 유전막 증착 및 열공정시 균일한 Ta2O5막을 형성 하기 위해서 탄탈륨막(28)은 균일하게 증착 하는 것이 요구되므로, 단차피복성(step coverage) 특성이 우수한 원자층증착법(ALD)을 이용하여 증착한다.
도 3e에 도시된 바와 같이, 탄탈륨막(28) 상에 원자층증착법(ALD)을 이용하여 유전막(29)을 증착한다. 이때, 유전막은 지르코늄산화막 베이스(ZrO2 Base) 유전막, 예컨대, ZrO2, ZrO2/Al2O3/ZrO2, ZrO2/Al2O3와 같은 ZrO2 단일 막 또는 복합막이다. 그리고, 유전막(29)의 두께는 80∼200Å으로 유지하고, 유전막(29) 증착시 기판의 온도는 200∼350℃로 유지한다.
위와 같이 유전막(29)은 지르코늄산화막 베이스 유전막으로 형성하는데, 지르코늄산화막은 HfO2보다 밴드갭에너지(Eg=7.8eV) 값이 크고 유전율(=20∼25)도 비교적 크기 때문에 유전막(29)의 전기적 특성을 개선시킨다. 특히, 지르코늄산화막은 결정질이므로 유전율이 크다.
도 3f에 도시된 바와 같이, 유전막(29) 증착 후속 공정으로 저온 공정으로 플라즈마어닐(Plasma anneal) 또는 UV/O3 어닐을 실시한다.
위와 같은 어닐공정은, 유전막 내의 탄소, 수소 등의 불순물 및 산소 공공과같은 결함을 제거하기 위한 것이다.
먼저, 플라즈마어닐은 300∼400℃의 온도로 O2 또는 N2O 및 N2/O2 혼합 가스 분위기에서 30∼120초동안 50∼200W의 파워로 플라즈마처리한다. 이때, 플라즈마어닐시 챔버 압력은 0.1~1torr로 유지한다.
그리고, UV/O3 어닐은, 300∼450℃로 2∼10분 동안 램프의 강도를 15∼ 30mW/cm2로 하여 UV/O3 처리를 실시한다.
저온 공정의 어닐 이후에, 유전막(29)의 유전 특성을 향상시키기 위하여 Ar 또는 N2 분위기에서 급속열처리(Rapid Thermal Anneal; RTA) 공정으로 500∼750℃에서 30∼120초 동안 열처리를 실시하거나, 또는 퍼니스어닐(Furnace anneal) 공정으로 500∼700℃에서 10∼20분 동안 열처리를 실시한다. 상기, 급속열처리 및 퍼니스어닐은 고온 어닐 공정이다.
위와 같은 저온 어닐 및 고온 어닐로 이루어진 후속 열공정 시에 산소 원자가 확산하게 되고, 이렇게 확산하는 산소 원자가 탄탈륨막(28)에 의해 포획되어 탄탄륨원자(Ta)와 반응하여 탄탈륨막(28)과 유전막(29) 사이에 탄탈륨산화막(Ta2O5, 30)이 형성된다. 즉, 탄탈륨막(28)이 산화되어 탄탈륨산화막(30)이 형성된다.
결과적으로, 확산하는 산소원자가 탄탈륨막(28)에 의해 포획되어 더이상 확산하지 못하고 탄탈륨산화막(30)을 형성하게 되므로써 하부 전극(27)과 배리어메탈(23B)의 산화가 방지된다. 즉, 탄탈륨산화막(30)은 산소확산방지막 역할을 한다.
따라서, 후속 열공정 후에 유전막과 하부전극 사이에는 두께가 얇아진 탄탈륨막(28A)과 탄탈륨산화막(30)의 적층이 존재한다. 한편, 하부전극 위에 직접 탄탈륨산화막을 증착하는 경우에는 후속 열공정시 산소의 확산을 방지할 수는 있으나, 탄탈륨산화막 증착시 산소가 확산하여 하부전극을 산화시킬 수 있기 때문에 본 발명처럼 탄탈륨막을 증착한다.
도 3g에 도시된 바와 같이, 유전막(29) 상에 상부 전극(31)으로 루테늄 또는 TiN을 200∼400Å 두께로 증착하여 캐패시터를 형성한다. 이때, 루테늄은 원자층증착법(ALD)으로 증착한다.
상술한 실시예에서는 콘케이브(Concave) 구조의 캐패시터에 대해 설명하였으나, 본 발명은 탄탈륨막 형성전에 희생막을 습식딥아웃을 통해 제거하는 실린더 구조의 캐패시터에도 적용이 가능하다.
도 4는 본 발명의 다른 실시예에 따른 실린더 캐패시터의 구조를 도시한 도면이다.
도 4를 참조하면, 기판(41) 위에 층간절연막(42)이 형성되고, 층간절연막(42) 내에는 스토리지노드콘택플러그(43)가 형성된다. 여기서, 스토리지노드콘택플러그(43)는 폴리실리콘플러그(43A)와 배리어메탈(43B)의 적층이며, 배리어메탈은 Ti/TiN 구조이다.
그리고, 층간절연막(42) 상에 스토리지노드콘택플러그(43) 상부를 개방시킨 식각정지막(44)이 형성되며, 스토리지노드콘택플러그(43) 상에는 실린더 형상의 하부전극(45)이 형성된다. 여기서, 하부전극(45)은 루테늄막이며, 원자층증착법을 통해 증착한 것이다.
그리고, 하부전극(45)의 내벽 및 외벽, 그리고 식각정지막(44) 상에는 산소포획막인 탄탈륨막(46)이 형성된다.
그리고, 탄탈륨막(46) 상에는 탄탈륨막의 산화막인 탄탈륨산화막(47)이 형성되며, 탄탈륨산화막(47)은 산소확산방지막 역할을 한다. 전술한 것처럼, 탄탈륨산 화막(47)은 후속 유전막 증착후의 열공정에 의해 탄탈륨막이 산화된 것이다.
그리고, 탄탈륨산화막(47) 상에는 유전막(48)이 형성되며, 유전막(48)은 지르코늄산화막 베이스 유전막이다. 일예로, 유전막(48)은 원자층증착법(ALD)을 이용하여 증착한 것이며, ZrO2, ZrO2/Al2O3/ZrO2, ZrO2/Al2O3와 같은 ZrO2 단일 막 또는 복합막이다. 그리고, 유전막(48)의 두께는 80∼200Å이다.
위와 같은 유전막(48)은 후속 열공정이 진행된다. 열공정은 일실시예에 따른 저온어닐 및 고온 어닐이며, 이러한 후속 열공정에 의해 탄탈륨산화막(47)이 형성된다.
그리고, 유전막(48) 상에는 상부전극(49)이 형성되며, 상부전극(49)은 루테늄 또는 TiN을 200∼400Å 두께로 증착한다. 이때, 루테늄은 원자층증착법(ALD)으로 증착한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 금속물질을 하부전극으로 사용하는 MIM 구조의 캐패시터 제조공정 중 유전막과 하부 전극 사이에 탄탈륨막을 증착하므로써, 유전막 증착 및 후속 열공정시 확산하는 산소원자를 포획하여 Ta2O5막을 형성하므로써 하부 전극 및 배리어메탈의 산화를 방지할 수 있는 효과가 있으며, 이에 따라 유전막 후속 열 공정 온도를 증가시킬 수 있다.
또한, 본 발명은 열 공정 온도 증가에 따라 유전막의 유전 특성을 증가 시킬 수 있으며 Ta2O5/Ru 계면의 안정한 누설전류 특성을 이용할 수 있으므로 메모리 소자에서 공정의 안정성과 수율을 확보할 수 있는 효과가 있다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 하부전극;
    상기 하부전극 상의 탄탈륨막;
    상기 탄탈륨막 상의 탄탈륨산화막;
    상기 탄탈륨산화막 상의 지르코늄산화막 베이스 유전막; 및
    상기 유전막 상의 상부전극
    을 포함하는 캐패시터.
  5. 제4항에 있어서,
    상기 지르코늄산화막 베이스 유전막은, ZrO2, ZrO2/Al2O3/ZrO2 또는 ZrO2/Al2O3중에서 선택되는 캐패시터.
  6. 제4항에 있어서,
    상기 하부전극과 상부전극은, 루테늄막인 캐패시터.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 하부전극을 형성하는 단계;
    상기 하부전극 상에 원자층증착법(ALD)을 이용하여 탄탈륨막을 형성하는 단계;
    상기 탄탈륨막 상에 지르코늄산화막 베이스 유전막을 형성하는 단계;
    열공정을 진행하여 상기 탄탈륨막의 일부를 산화시켜 상기 탄탈륨막과 지르코늄산화막 베이스 유전막 사이에 탄탈륨산화막을 형성하는 단계; 및
    상기 지르코늄산화막 베이스 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 탄탈륨막의 원자층증착은,
    탄탈륨소스 주입 단계, 퍼지가스 주입 단계, 플라즈마처리 단계의 순서로 이루어진 단위사이클을 반복 진행하는 캐패시터의 제조 방법.
  12. 제10항에 있어서,
    상기 탄탈륨막의 원자층증착은,
    탄탈륨소스 주입 및 플라즈마 여기 단계, 퍼지가스 주입 단계의 순서로 이루어진 단위사이클을 반복 진행하는 캐패시터의 제조 방법.
  13. 제12항에 있어서,
    상기 플라즈마 여기를 위해 고주파파워는 30∼500 watt로 하는 캐패시터의 제조 방법.
  14. 제11항 또는 제12항에 있어서,
    상기 탄탈륨 소스 주입 단계는,
    탄탈륨소스를 기화시키는 단계, 운반가스를 이용하여 챔버 내부로 주입하는 단계로 이루어지는 캐패시터의 제조 방법.
  15. 제14항에 있어서,
    상기 탄탈륨소스는 TaCl5이고, 그 주입 양은 0.006cc/min∼0.1cc/min으로 하는 캐패시터의 제조 방법.
  16. 제14항에 있어서,
    상기 탄탈륨소스는 150∼200℃로 유지되는 기화기에서 기화시키는 캐패시터의 제조 방법.
  17. 제11항 또는 제12항에 있어서,
    상기 퍼지가스 주입단계에서, 퍼지가스는 H2 또는 NH3 가스를 사용하며, 유량을 200∼400sccm으로 유지하여 0.1∼10초동안 퍼지하는 캐패시터의 제조 방법.
  18. 제11항에 있어서,
    상기 플라즈마처리 단계는, H2 또는 NH3 가스를 플로우 하면서 0.1∼10초간 실시하는 캐패시터의 제조 방법.
  19. 제18항에 있어서,
    상기 플라즈마처리시, 고주파파워(R.F power)를 30∼500 watt로 하며, 챔버의 압력을 0.1∼10 torr로 유지하는 캐패시터의 제조 방법.
  20. 제11항 또는 제12항에 있어서,
    상기 탄탈륨막의 원자층증착시,
    반응챔버의 압력은 0.1∼10 torr로 유지하고 기판 온도는 200∼350℃으로 유지하는 캐패시터의 제조 방법.
  21. 제10항에 있어서,
    상기 하부전극은, 원자층증착법으로 증착한 루테늄막인 캐패시터의 제조 방법.
  22. 삭제
  23. 제10항에 있어서,
    상기 지르코늄산화막 베이스 유전막은, ZrO2, ZrO2/Al2O3/ZrO2 또는 ZrO2/Al2O3중에서 선택되는 캐패시터의 제조 방법.
  24. 제23항에 있어서,
    상기 지르코늄산화막 베이스 유전막은, 원자층증착법을 이용하여 증착하는 캐패시터의 제조 방법.
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