KR100761406B1 - 탄탈륨산화막을 유전막으로 갖는 캐패시터의 제조 방법 - Google Patents

탄탈륨산화막을 유전막으로 갖는 캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 누설전류 증가를 억제하면서 쓰루풋특성을 향상시키도록 한 캐패시터의 제조 방법에 관한 것으로, 하부전극을 형성하는 단계, 상기 하부전극상에 저압화학기상증착법으로 탄탈륨산화막을 증착하는 단계, 상기 탄탈륨산화막을 500℃∼700℃에서 1차로 급속열처리 또는 노열처리하는 단계, 및 상기 1차 열처리된 탄탈륨산화막을 300℃∼500℃에서 2차로 플라즈마열처리 또는 UV/O3 열처리하는 단계를 포함한다.
본 발명은 1단계 공정으로 탄탈륨산화막을 형성하므로 쓰루풋특성을 개선시키고, 고온에서 1차 열처리하여 탄탈륨막내 불순물을 제거하고, 연속해서 저온에서 2차 열처리하여 탄탈륨산화막내 산소결핍을 제거므로써 캐패시터의 전기적 특성을 향상시킬 수 있다.
탄탈륨산화막, 저압화학기상증착법, 급속열처리, 플라즈마처리, 산소결핍

Description

탄탈륨산화막을 유전막으로 갖는 캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR WITH TANTALUM OXIDE}
도 1은 종래기술에 따른 탄탈륨산화막의 형성 방법을 도시한 공정 흐름도,
도 2는 본 발명의 실시예에 따른 탄탈륨산화막의 형성 방법을 도시한 공정 흐름도,
도 3은 종래기술과 본 발명에 따른 누설전류밀도를 비교한 그래프,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소스/드레인
33 : 층간절연막 34 : 폴리실리콘플러그
35 : 티타늄실리사이드 36 : 티타늄나이트라이드
37 : 실리콘질화막 38 : 캐패시터산화막
40 : 루테늄-하부전극 41 : 탄탈륨산화막
42 : 상부전극
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 전기적특성을 개선시킨 탄탈륨산화막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 충분한 정전용량을 확보하기 위해 캐패시터의 구조를 실린더(Cylinder), 핀(Pin), 적층(Stack) 또는 반구형 실리콘(HSG) 등의 복잡한 구조로 형성하여 전하저장 면적을 증가시키거나, SiO2나 Si3N4에 비해 유전상수가 큰 Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO 등의 고유전물질에 대한 연구가 활발히 진행되고 있다.
특히, 저압화학적기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용한 탄탈륨산화막(Ta2O5)은 비교적 유전율이 높아 적용 가능성이 높은 것으로 알려졌으며, 원자층증착법을 이용하는 경우에는 단차피복성이 우수한 것으로 알려졌다.
최근에, 소자의 집적화에 의해 소자 크기가 감소함에 따라 유효산화막두께의 감소가 요구되며, 보다 신뢰성있는 소자를 제조하기 위해서는 바이어스전압(Bias voltage)에 따른 ΔC의 감소 및 누설전류와 같은 전기적 특성을 개선시키는 것이 필요하다.
이러한 특성 개선을 위해서 통상 폴리실리콘대신 금속막을 상하부전극으로 이용하는 MIM(Metal-Insulator-Metal) 캐패시터가 연구되고 있으며, MIM 캐패시터 제조시 캐패시터의 유효산화막두께, 누설전류 특성이 개선된 신뢰성 있는 소자를 제조하기 위해서는 양질의 캐패시터 유전막을 증착하는 공정이 매우 중요하다 할 것이다.
한편, 탄탈륨산화막을 유전막으로 이용하는 MIM 캐패시터 제조시, 금속전극의 배향성에 따라 탄탈륨산화막이 방향성을 나타내어 유전상수가 증가하며, 금속전극은 폴리실리콘과의 전기적 에너지장벽(Energy barrier)(또는 일함수)이 크므로 유효산화막두께(Tox)를 감소시킬 수 있으므로 동일한 유효산화막 두께에서의 누설전류를 감소시키는 장점이 있다.
이와 같은 금속전극을 하부전극으로 이용한 탄탈륨산화막 캐패시터의 전기적 특성은 탄탈륨산화막의 증착 방법에 따라 그 특성의 차이를 나타낸다.
예컨대, 탄탈륨산화막을 1단계의 공정으로 증착한 후 동일 후열처리하는 방법에 비해 2단계의 공정으로 증착할 경우, 전기적 특성이 개선되는 것으로 보고된 바 있다. 여기서, 2단계 공정이라 함은 탄탈륨산화막을 증착할 두께의 절반만 증착한 후(11), 플라즈마 처리(12), 나머지 두께의 탄탈륨산화막을 증착하는 공정(13)을 일컫는다(도 1 참조). 즉, 탄탈륨산화막의 증착 중간 단계에 인시튜(in-situ)로 플라즈마처리를 실시한다.
한편, 1단계 공정은 플라즈마 처리 공정을 생략하고 탄탈륨산화막을 증착한 다.
그러나, 2단계 공정에 의해 탄탈륨산화막을 증착하는 경우에는 쓰루풋(Throughput)이 감소하는 문제점이 있다.
따라서, 쓰루풋을 증가시키기 위해서는 1단계 공정시 탄탈륨산화막의 전기적 특성을 개선시킬 수 있는 방법이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 막내 잔류하는 불순물 및 산소결핍으로 인한 누설전류증가를 방지하고, 쓰루풋특성을 개선시키도록 한 탄탈륨산화막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극상에 저압화학기상증착법으로 탄탈륨산화막을 증착하는 단계, 상기 탄탈륨산화막을 500℃∼700℃에서 1차 열처리하는 단계, 및 상기 1차 열처리된 탄탈륨산화막을 300℃∼500℃에서 2차 열처리하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 탄탈륨산화막을 1차 열처리하는 단계는, 급속열처리 또는 노열처리 중 어느 하나에 의해 이루어지되, 상기 급속열처리는 산소와 비활성가스 의 혼합 분위기에서 30초∼60초 동안 이루어지고, 상기 노열처리는 산소와 비활성가스의 혼합 분위기에서 10분∼30분 동안 이루어지는 것을 특징으로 한다.
바람직하게, 상기 탄탈륨산화막을 2차 열처리하는 단계는, 플라즈마열처리 또는 UV/O3 열처리 중 어느 하나의 열처리를 통해 이루어지되, 상기 플라즈마열처리는, 산소, 오존 또는 N2O 중 어느 하나의 가스분위기에서 진행하거나, 또는 N2+O2의 혼합분위기에서 진행하되, 30초∼120초 동안 200W∼500W의 파워로 진행하는 것을 특징으로 하고, 상기 UV/O3 열처리는 2분∼10분 동안 15㎽/cm2∼30㎽/cm2의 강도로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 탄탈륨산화막의 저압화학기상증착법(LPCVD)을 도시한 공정 흐름도이다.
도 2에 도시된 바와 같이, 반응챔버내에 원료물질로서 탄탈륨에칠레이트[Ta(OC2H5)5]를 공급하되, 운반가스인 350sccm∼450sccm의 질소(N2)를 이용하여 반응챔버내에 공급시킨다(21).
그리고, 반응챔버내에 반응가스로서 20sccm∼50sccm의 산소를 유입시킨 후, 300℃∼450℃의 온도로 가열된 기판상에서 공급된 탄탈륨에칠레이트를 열분해시켜 기판상에 탄탈륨산화막을 증착한다(22). 이 때, 반응챔버는 0.1torr∼2torr의 압력 을 유지한다.
한편, 탄탈륨산화막을 형성하기 위한 소스로 널리 사용되는 탄탈륨에칠레이트는 실온에서 액체 상태이며, 145℃ 온도에서 기화하는 특성을 가지고 있으므로, 탄탈륨에칠레이트를 용이하게 반응시키기 위하여 액상인 소스를 기상으로 만들어야 한다. 예컨대, 탄탈륨에칠레이트를 170℃∼190℃로 유지되는 기화기에서 기상상태로 변화시킨 후, 질소가스에 실어 반응챔버내로 공급시킨다.
다음으로, 탄탈륨산화막을 증착한 후, 유전특성을 얻기 위해 고온에서 급속열처리(RTP) 또는 노열처리(Furnace anneal)를 실시하는데(23), 산소(O2) 및 질소(N2), 아르곤(Ar), 헬륨(He) 등의 비활성가스의 혼합 분위기에서 550℃∼700℃의 온도로 30초∼60초 동안 급속열처리하거나, 또는 산소(O2) 및 질소(N2), 아르곤(Ar), 헬륨(He) 등의 비활성가스의 혼합 분위기에서 500℃∼650℃의 온도로 10분∼30분 동안 노열처리한다.
상기한 급속열처리 및 노열처리 공정시, 산소와 비활성가스의 혼합비는 1:10∼10:10으로 유지한다.
이와 같이, 탄탈륨산화막 증착후, 고온(500℃∼700℃)에서 열처리를 실시하면, 탄탈륨산화막내 잔류하는 탄소, 수소 등의 불순물을 제거할 수 있다.
다음으로, 탄탈륨산화막내 산소 공공을 제거하기 위해 저온에서 플라즈마열처리 또는 UV/O3 열처리를 실시하는데, 산소(O2), 오존(O3) 또는 N2O 중 어느 하나의 가스에서 진행하거나 또는 N2+O2의 혼합분위기에서 진행한다. 예컨대, 300℃∼500℃의 온도로 30초∼120초 동안 200W∼500W의 파워로 플라즈마열처리한다(24).
또는, 300℃∼500℃의 온도로 2분∼10분 동안 15㎽/cm2∼30㎽/cm2의 강도로 UV/O3 열처리한다.
이와 같이, 탄탈륨산화막을 저온(300℃∼500℃)에서 플라즈마열처리하거나 또는 UV/O3 열처리하면, 탄탈륨산화막내 산소결핍을 제거한다.
도 3은 종래(저온 플라즈마처리->고온 열처리)기술과 본 발명(고온 열처리->저온 플라즈마처리)에 따른 누설전류특성을 비교한 그래프이다.
도 3을 참조하면, 탄탈륨산화막을 1단계의 공정에 의해 증착한 후, N2 노열처리와 N2O 플라즈마처리를 순차적으로 실시한 본 발명(○)은 소자동작시 1V의 전압을 인가한 경우, 누설전류밀도가 3.1×10-9 A/cm2으로 측정되었다.
그리고, N2O 플라즈마처리를 하여 탄탈륨산화막을 증착한 후, N2 노열처리를 실시한 종래기술(●)은 1V의 전압을 인가한 경우, 누설전류밀도가 3.8×10-4 A/cm2측정되었다.
한편, 본 발명과 종래기술에 따른 유효산화막두께(Tox)는 18.8과 18.6으로 비슷하게 측정되었다.
결국, 본 발명과 종래기술에 따른 유효산화막두께는 비슷하지만, 본 발명은 종래기술에 비해 누설전류밀도가 현저히 낮아짐을 알 수 있다.
도 4a 내지 도 4d는 도 2에 따른 탄탈륨산화막 형성 방법을 이용한 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 소스/드레인(32)을 포함한 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(31)상에 층간절연막(Inter Layer Dielectric; ILD)(33)을 형성한다.
그리고, 층간절연막(33)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 층간절연막(33)을 식각하므로써 소스/드레인(32)의 소정 부분이 노출되는 콘택홀을 형성하고, 패터닝된 감광막을 제거한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(34)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착하고 650℃∼750℃에서 20초∼60초 동안 급속열처리(RTP)하여 폴리실리콘 플러그(34)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(34)상에 티타늄실리사이드(Ti-silicide)(35)를 형성한다. 이 때, 티타늄실리사이드(35)는 폴리실리콘플러그(34)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 티타늄실리사이드(35)상에 티타늄나이트라이드(TiN)(36)를 형성한 후, 층간절연막(33)의 표면이 노출될때까지 티타늄나이트라이드(36)를 화학적기계 적연마(Chemical Mechanical Polishing; CMP) 또는 에치백하여 콘택홀에만 티타늄나이트라이드(36)를 잔류시킨다.
이 때, 티타늄나이트라이드(36)는 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그 또는 반도체기판(31)으로의 산소의 확산방지막 역할을 한다.
계속해서, 티타늄나이트라이드(36)를 포함한 층간절연막(33)상에 후속 캐패시터 산화막 식각시 식각방지막으로 작용하는 실리콘질화막(SiN)(37)과 하부전극의 높이를 결정짓는 캐패시터산화막(38)을 순차적으로 형성한다.
다음으로, 감광막을 이용한 스토리지노드마스크로 캐패시터산화막(38)과 실리콘질화막(37)을 순차적으로 식각하므로써 티타늄나이트라이드(36) 및 층간절연막(33)의 소정 부분, 즉 폴리실리콘플러그(34)에 정렬되는 하부전극영역(이하 '오목부'라 약칭함)(39)을 오픈시킨다.
도 4b에 도시된 바와 같이, 오픈된 오목부(39)를 포함한 캐패시터산화막(38)상에 저압화학기상증착법(LPCVD)을 이용하여 루테늄막을 증착한 후, 화학적기계적연마 또는 에치백으로 루테늄막을 식각하여 오목부(39)에만 잔류하며 서로 격리되는 루테늄-하부전극(40)을 형성한다.
상기한 루테늄막의 증착시, 루테늄막의 원료 물질(Precursor)로는 Ru(OD)3[Ru(CH3COCHCOCH2CH2CH2CH3) 3, tris(2,4-octanedionato)ruthenium] 또는 Ru(EtCp)2[Ru(C2H5C5H4)2, bis(rthylcyclopentadienyl)ruthenium]를 이용하고, 기화기(Vaporizer)를 이용하여 원료물질을 기상상태로 변화시킨다.
그리고, 기상의 원료물질들을 반응챔버내로 운반시키기 위한 운반가스로는 50sccm∼200sccm의 아르곤을 이용하고, 원료물질을 분해시키는 반응가스로는 50sccm∼400sccm의 산소를 이용한다.
미반응 원료물질과 반응부산물을 희석시키기 위한 희석가스로는 400sccm∼800sccm의 아르곤을 이용한다.
상술한 원료물질 및 가스들을 이용하여 루테늄막을 증착할 때, 반응챔버는 0.1torr∼10torr의 압력을 유지하고, 반도체기판은 230℃∼350℃로 가열되며, 루테늄막은 100Å∼300Å의 두께로 증착된다.
한편, 하부전극으로 루테늄막외에 백금(Pt), 이리듐(Ir), 루테늄/루테늄산화막(Ru/RuO2), 이리듐/이리듐산화막(Ir/IrO2), SrRuO3 를 적용할 수 있다.
계속해서, 루테늄-하부전극(40)을 포함한 전면에 탄탈륨산화막(41)을 형성하는데, 원료물질로서 탄탈륨에칠레이트[Ta(OC2H5)5]를 공급하되, 운반가스인 350sccm∼450sccm의 질소(N2)를 이용한다.
그리고, 반응가스로서 20sccm∼50sccm의 산소를 유입시킨 후, 300℃∼450℃의 온도로 가열된 기판상에서 공급된 탄탈륨에칠레이트를 열분해시켜 기판상에 탄탈륨산화막(41)을 증착한다.
다음으로, 탄탈륨산화막(41)을 증착한 후, 유전특성을 얻기 위해 고온에서 급속열처리(RTP) 또는 노열처리(Furnace anneal)를 실시하는데, 산소(O2) 및 질소(N2), 아르곤(Ar), 헬륨(He) 등의 비활성가스의 혼합 분위기에서 550℃∼700℃의 온도로 30초∼60초 동안 급속열처리하거나, 또는 산소(O2) 및 질소(N2), 아르곤(Ar), 헬륨(He) 등의 비활성가스의 혼합 분위기에서 500℃∼650℃의 온도로 10분∼30분 동안 노열처리한다.
상기한 급속열처리 및 노열처리 공정시, 산소와 비활성가스의 혼합비는 1:10∼10:10으로 유지한다.
도 4c에 도시된 바와 같이, 다음으로, 탄탈륨산화막(41)내 산소 결핍을 제거하기 위해 저온에서 플라즈마열처리 또는 UV/O3 열처리를 실시한다. 플라즈마열처리는, 산소(O2), 오존(O3) 또는 N2O 중 어느 하나의 가스분위기에서 진행하거나 또는 N2+O2의 혼합분위기에서 진행하되, 300℃∼500℃의 온도로 30초∼120초 동안 200W∼500W의 파워로 플라즈마열처리한다.
UV/O3 열처리는 300℃∼500℃의 온도로 2분∼10분 동안 15㎽/cm2∼30㎽/cm2의 강도로 열처리한다.
도 4d에 도시된 바와 같이, 탄탈륨산화막(41) 및 저온 열처리후, 전면에 상부전극(42) 물질로서 티타늄질화막(TiN) 또는 루테늄(Ru)을 증착한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 탄탈륨산화막 형성후 고온 열처리를 실시하여 막내에 함유되어 있는 불순물을 제거하고, 저온 열처리를 실시하여 산소결핍을 제거하므로써 탄탈륨산화막의 누설전류 특성을 개선시킬 수 있는 효과가 있다.
또한, 1단계 공정으로 탄탈륨산화막을 형성하므로 쓰루풋특성을 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 캐패시터의 제조 방법에 있어서,
    하부전극을 형성하는 단계;
    상기 하부전극상에 저압화학기상증착법으로 탄탈륨산화막을 증착하는 단계;
    상기 탄탈륨산화막을 500℃∼700℃에서 1차 열처리하는 단계; 및
    상기 1차 열처리된 탄탈륨산화막을 300℃∼500℃에서 2차 열처리하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 탄탈륨산화막을 1차 열처리하는 단계는,
    급속열처리 또는 노열처리 중 어느 하나에 의해 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 2 항에 있어서,
    상기 급속열처리는, 산소와 비활성가스의 혼합 분위기에서 30초∼60초 동안 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 2 항에 있어서,
    상기 노열처리는 산소와 비활성가스의 혼합 분위기에서 10분∼30분 동안 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 산소와 비활성가스의 혼합비는 1:10∼10:10을 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 탄탈륨산화막을 2차 열처리하는 단계는,
    플라즈마열처리 또는 UV/O3 열처리 중 어느 하나의 열처리를 통해 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마열처리는, 산소, 오존 또는 N2O 중 어느 하나의 가스분위기에서 진행하거나, 또는 N2+O2의 혼합분위기에서 진행하되, 30초∼120초 동안 200W∼500W의 파워로 진행하는 캐패시터의 제조 방법.
  8. 제 6 항에 있어서,
    상기 UV/O3 열처리는, 2분∼10분 동안 15㎽/cm2∼30㎽/cm2의 강도로 진행하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하부전극을 형성하는 단계는,
    원료 물질로 Ru(OD)3 또는 Ru(EtCp)2 중 어느 하나를 이용하고, 기화기를 이용하여 상기 원료물질을 기상상태로 변화시키는 단계;
    상기 기상의 원료물질을 50sccm∼200sccm의 아르곤을 이용하여 반응챔버내로 운반시키는 단계;
    상기 반응챔버내에 50sccm∼400sccm의 산소를 공급하여 상기 원료물질을 분해시켜 루테늄막을 증착하는 단계; 및
    상기 반응챔버내에 400sccm∼800sccm의 아르곤을 퍼지시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 루테늄 증착시,
    0.1torr∼10torr의 압력과 230℃∼350℃의 온도에서 이루어지되, 상기 루테늄막은 100Å∼300Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 하부전극은 백금, 이리듐, 루테늄/루테늄산화막, 이리듐/이리듐산화막, SrRuO3 중 어느 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169917A (ja) * 1993-12-16 1995-07-04 Hitachi Ltd キャパシタの製造方法
KR20000041430A (ko) * 1998-12-22 2000-07-15 김영환 탄탈륨 산화막 형성 방법 및 그를 이용한탄탈륨 산화막 캐패시터 제조 방법
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169917A (ja) * 1993-12-16 1995-07-04 Hitachi Ltd キャパシタの製造方法
KR20000041430A (ko) * 1998-12-22 2000-07-15 김영환 탄탈륨 산화막 형성 방법 및 그를 이용한탄탈륨 산화막 캐패시터 제조 방법
KR20010006943A (ko) * 1999-04-02 2001-01-26 가네꼬 히사시 산화 탄탈막을 사용한 캐패시터 구조를 제조하는 방법
KR20010026374A (ko) * 1999-09-06 2001-04-06 윤종용 탄탈륨 산화막을 유전막으로 이용한 반도체장치의 커패시터 제조방법

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