KR20010065179A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 탄탈륨(Ta)을 이용하여 실린더 구조의 하부전극을 형성하고, 하부전극 표면을 급속 열처리 및 플라즈마 처리하여, 하부전극 표면에 탄탈륨 계열의 유전체막을 형성하므로써, 하부전극과 유전체막 사이에 기생 캐패시턴스가 발생하는 것을 억제할 수 있어 우수한 캐패시턴스 특성을 유지할 수 있고, 이에 따라 하부전극의 표면적을 증가시킬 필요가 없어 캐패시터간 스페이서 마진을 안정적으로 확보할 수 있도록 한 반도체 소자의 캐패시터 제조방법이 개시된다.

Description

반도체 소자의 캐패시터 제조방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 탄탈륨(Ta) 계열의 유전물질을 이용한 MIM(Metal-Insulator-Metal) 구조의 캐패시터에서 공정과정을 단순화하고 소자를 고집적화 하면서 캐패시터의 정전용량을 증대시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
현재 128M SDRAM에 적용되고 있는 캐패시터는 하부전극/유전체막/상부전극이 각각 도프트 반구형(Hemispherical Shaped Grain; 이하, 'HSG'라 함) 실리콘층/옥시나이트라이드층/도프트 폴리실리콘층으로 이루어진 구조를 갖는다. 이와 같은 구조의 캐패시터에서 유전물질인 나이트라이드는 유전율(ε)이 약 7정도로 낮아 캐패시터의 유전특성이 열악한 문제점이 있다. 또한, 유전체막 형성 후의 열처리 공정에서 하부전극 및 상부 전극의 폴리실리콘이 소모되어 기생 캐패시턴스가 발생하며, 하부전극으로 사용되는 도프트 폴리실리콘층의 산화로 인하여 유전체막의 유효 두께가 증가하게 되어 256M 이상의 고집적 소자에 적용하기 어려운 문제점이 있다.
이러한 문제점을 개선하기 위하여 캐패시터의 유전물질을 탄탈륨 옥사이드(Ta2O5) 또는 탄탈륨 옥시나이트라이드(TaON)와 같은 탄탈륨(Ta) 계열의 물질로 대체하는 연구가 진행되고 있다. 그런데 탄탈륨(Ta) 계열의 유전물질은 유전율(ε)이 약 25 정도로 매우 높은 장점이 있는 반면, 적용할 수 있는 전극물질을 선택하는 데 어려움이 있다. 현재는 Ta2O5유전물질의 하부전극으로서 도프트 폴리실리콘을 HSG 공정으로 형성한 것을 사용하고 있는데. HSG 공정은 다음과 같은 문제점이 있다. 첫째, 충분한 도핑처리가 어려워 상부전극과의 도핑 수준이 달라지게 되며, 이로 인해 인가된 전압에 따라 하부전극 쪽으로 공핍(Depletion) 현상이 발생하여 기생 캐패시턴스를 발생시키게 된다. 둘째, Ta2O5유전체막 형성시 O2분위기에서 고온 열처리를 진행하여야 하는데, 이때 하부 폴리실리콘층이 산화되어 전체 캐패시턴스 값을 크게 저하시키게 된다. 또한, 캐패시터의 표면적이 증가함에 따라 캐패시터간 스페이서 마진을 확보할 수 없어 캐패시터의 전기적 특성이 저하하게 된다.
현재 Ta2O5유전체막을 사용하는 캐패시터의 상부전극 재료로는 전도체인 TiN을 이용하고 있는데, 하부전극 재료 또한 공핍현상이 발생하지 않는 금속 계열의 전도체를 사용하게 되면 캐패시터의 정전용량을 향상시킬 수 있게 된다. 이에 따라 하부전극을 텅스텐(W), 텅스텐 나이트라이드(WN), 티타늄 나이트라이드(TiN) 등의 금속을 이용하여 형성하고 있는데, 이와 같은 금속 하부전극은 Ta2O5유전체막 형성 후 Ta2O5유전체막 내의 불순물을 제거하기 위한 산화공정시 함께 산화되어 충분한 캐패시턴스를 확보할 수 없게 된다. 그 이유는 다음과 같다. 종래의 Ta2O5유전체막은 금속 유기화합물 증착법(Metal Organic Chemical Vapor Deposition; MOCVD)법에 의해 형성되는데, Ta2O5의 근원물질인 Ta((OC2H5)2)5에서 기인하는 수소 및 탄소 계열의 불순물이 유전체막 내에 함유되게 된다. 이런 불순물들은 Ta와 O또는 Ta와 N의 결합을 방해하여 캐패시턴스를 저하시키며 누설전류를 증가시키는 원인이 된다. 따라서 Ta2O5형성 후 고온 산화 공정을 실시하여야 한다. 그런데, 이 고온 산화 공정시 하부전극이 산화되어 유전체막의 유효두께가 증가하고 캐패시터의 정전용량이 저하되는 문제점이 있다.
따라서, 본 발명은 탄탈륨 계열의 유전물질을 이용한 MIM 구조의 캐패시터에서 하부전극과 유전체막 사이에 기생 캐패시턴스가 발생하는 것을 억제하여 계면 안정성을 확보하고 캐패시터의 정전용량을 증대시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 하부구조가 형성된 기판 상에 탄탈륨을 이용하여 실린더 구조의 하부전극을 형성하는 단계; 상기 하부전극 표면을 급속 열처리 및 플라즈마 처리하여, 상기 하부전극 표면에 탄탈륨 계열의 유전체막을 형성하는 단계; 및 상기 유전체막을 포함하는 전체구조 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 및 2b는 본 발명의 제 2 실시 예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
101 : 기판 102 : 층간 절연막
103 : 콘택 플러그 104 : 하부전극
105A : 탄탈륨 나이트라이드 105B : 탄탈륨 옥시나이트라이드
105 : 유전체막 106A : 티타늄 나이트라이드층
106B : 도프트 폴리실리콘층 106 : 상부전극
107A : 탄탈륨 옥사이드 107 : 유전체막
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이고, 도 2a 및 2b는 본 발명의 제 2 실시 예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 기판(101) 상에 층간 절연막(102) 및 콘택 플러그(103)를 형성한 후, 실린더 구조의 하부전극을 형성한다. 여기에서, 하부전극은 탄탈륨(Ta)을 이용하여 형성한다. 탄탈륨층은 탄탈륨 타겟을 이용한 스퍼터링 방식으로 형성하거나, 탄탈륨 인-갓 소오스(in-got source)를 가열하여 탄탈륨 원자를 증기화시켜 기판에 증착하는 증발 건조(Evaporation) 방법으로 형성한다.
이후, 하부전극(104) 표면을 급속 열처리 및 플라즈마 처리하여, 하부전극(104) 표면에 탄탈륨 계열의 유전물질을 형성시킨다.
예를 들어, 탄탈륨 옥시나이트라이드(TaON) 유전물질을 형성하는 경우에는 도 1b와 같이, NH3분위기에서 급속 열질화(Rapid Thermal Nitride; RTN)를 실시한다. 이때, 반응온도는 600 내지 1000℃로 한다. 이에 따라 하부전극(104) 표면에는 탄탈륨 나이트라이드(Ta-N; 105A)가 부착되게 된다. 이후, 도 1c에 도시된 바와 같이, 인-시튜(In-situ)로 O2분위기에서 급속 열산화(Rapid Thermal Oxide; RTO) 처리를 실시한다. 이때 반응온도는 600 내지 1000℃로 한다. 이에 따라하부전극(104) 표면에 탄탈륨 옥시나이트라이드(TaON; 105B)가 부착되게 된다. 박막 특성에 따라 RTN과 RTP 공정 순서를 바꾸어서 진행할 수 있다. 다음에, 도 1d에 도시된 것과 같이, 박막의 조밀화를 위하여 N2O, H2, N2분위기에서 저온 플라즈마처리를 실시하며, 이에 의해 결과적으로 형성되는 유전체막(105)의 두께는 80 내지 200Å 정도가 된다.
한편, 탄탈륨 옥사이드(Ta2O5) 유전체막을 형성하는 경우에는 도 2a에 도시된 바와 같이, O2분위기에서 급속 열산화(Rapid Thermal Oxide; RTO) 처리를 실시한다. 이때, 반응온도는 600 내지 1000℃로 한다. 이에 따라 하부전극(104) 표면에 탄탈륨 옥사이드(Ta2O5; 107A)가 부착되게 된다. 다음에, 도 2b에 도시된 바와 같이, Ta2O5박막 내의 탄탈륨 원자와 산소 원자의 화학양론비를 조절하기 위하여, N2O 분위기에서 저온 플라즈마 처리를 실시한다. 이에 의해 결과적으로 형성되는 유전체막(107)의 두께는 80 내지 200Å 정도가 된다.
이와 같이, 본 발명은 탄탈륨 하부전극(104) 표면을 질산화 또는 산화시켜 TaON 또는 Ta2O5유전물질(105 또는 107)을 형성하되, 급속 열처리 방법과 플라즈마 처리를 이용하므로써 탄탈륨 속으로 주입되는 산소 및 질소의 확산 정도를 조절할 수 있고 유전체막을 조밀화시킬 수 있다. 따라서, 금속계열의 하부전극이 탄탈륨 계열의 유전물질 형성시 산화되어 기생 캐패시턴스로 작용하는 단점을 극복할 수 있다. 또한, 탄탈륨과 보다 높은 화학적 결합력을 가질 것으로 예측되는 확산을 통한 산화 및 질화 반응에 의해 탄탈륨 계열의 유전물질이 형성되므로써 유전체막 형성시 박막 내로 불순물이 유입되는 것을 차단할 수 있어, 안정된 전기적 특성을 갖는 유전체막 및 하부전극을 형성할 수 있다.
도 1e는 유전체막(105 또는 107)이 형성된 전체구조 상에 티타늄 나이트라이드층(106A) 및 도프트 폴리실리콘층(106B)으로 이루어지는 상부전극(106)을 형성하여 캐패시터 제조 공정을 완료한 상태를 나타낸다. 여기에서, 티타늄 나이트라이드층(106A)은 티타늄 클러린(TiCl4)과 암모니아(NH3)를 근원가스로 하여 600 내지 800℃ 사이의 온도에서 200 내지 300Å의 두께로 형성하고, 도프트 폴리실리콘층(106B)은 1000Å의 두께로 형성한다.
이와 같은 방법으로 캐패시터를 형성하게 되면, 전극과 유전체막 계면에 기생 캐패시턴스가 발생되지 않으므로, 0.22㎛ 이하의 선폭기술을 갖는 메모리 소자에서 셀 내 캐패시터의 정전용량을 일정량 이상 유지하기 위한 HSG 방법을 적용하지 않게 되어 캐패시터간에 안정적인 스페이서 마진을 확보할 수 있게 된다.
상술한 바와 같은 본 발명은 다음과 같은 효과가 있다. 첫째, 하부전극으로 전도성이 우수한 탄탈륨(Ta) 박막을 사용하는 경우, 상부전극인 티타늄 나이트라이드(TiN)층과 함께 MIM(Metal-Insulator-Metal) 구조를 형성하게 되므로써, 소자 동작시 입력 전압에 따른 캐패시턴스 변화를 배제할 수 있어 우수한 캐패시턴스 특정을 유지할 수 있다. 둘째, 산소 및 질소의 확산에 의한 산화 및 질화 반응에 의해 유전체막이 형성되므로써, 유전체막 내에 불순물이 거의 함유되지 않게 되고, 이에 따라 유전체 구성원소간 결합력이 큰 박막이 형성되어 캐패시턴스가 향상되게 된다. 셋째, 탄탈륨 하부전극의 표면을 산화 및 질화시켜 유전체막을 형성하기 때문에 하부전극과 유전체막 사이에 기생 캐패시턴스가 발생하는 것을 억제할 수 있어 보다 안정된 계면을 형성할 수 있다. 넷째, 캐패시터의 정전용량을 확보하기 위해 하부전극의 면적을 증가시킬 필요가 없으므로 캐패시터간 스페이서 마진을 보다 안정적으로 확보할 수 있다.

Claims (11)

  1. 하부구조가 형성된 기판 상에 탄탈륨을 이용하여 실린더 구조의 하부전극을 형성하는 단계;
    상기 하부전극 표면을 급속 열처리 및 플라즈마 처리하여, 상기 하부전극 표면에 탄탈륨 계열의 유전체막을 형성하는 단계; 및
    상기 유전체막을 포함하는 전체구조 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 탄탈륨층은 탄탈륨 타겟을 이용한 스퍼터링 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 탄탈륨층은 탄탈륨 인-갓 소오스를 가열하여 탄탈륨 원자를 증기화시켜 기판에 증착하는 증발 건조 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 탄탈륨 계열의 유전체막은 상기 하부전극 표면을 NH3분위기에서 급속 열질화 처리하는 단계;
    인-시튜로 상기 하부전극 표면을 O2분위기에서 급속 열산화 처리하는 단계; 및
    저온 플라즈마처리를 실시하며, 이로 인하여 상기 하부전극 상에 탄탈륨 옥시나이트라이드 유전체막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 급속 열질화 처리는 반응온도를 600 내지 1000℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 4 항에 있어서,
    상기 급속 열산화 처리는 반응온도를 600 내지 1000℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 급속 열질화 처리 및 상기 급속 열산화 처리 공정 단계를 바꾸어서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 유전체막의 두께는 80 내지 200Å 정도로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 탄탈륨 계열의 유전체막은 상기 하부전극 표면을 산소 분위기에서 급속 열산화 처리하는 단계;
    저온 플라즈마 처리를 실시하며, 이로 인하여 상기 하부전극 표면에 탄탈륨 옥사이드 유전체막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 급속 열산화 처리는 반응온도를 600 내지 1000℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항 또는 제 9 항에 있어서,
    상기 유전체막의 두께는 80 내지 200Å 정도로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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