KR20020051108A - 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 - Google Patents

폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 금속 하부전극과 반도체 기판의 전기적인 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법을 가진 캐패시터 형성방법에 관한 것이며, 금속 하부전극 및 유전체 박막으로부터 캐패시터 하부 구조로 산소가 확산되는 것을 줄일 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 캐패시터의 하부금속전극을 형성함에 있어서, 우선 1차로 PVD 금속막을 증착하고, 그 상부에 2차로 CVD 금속막을 증착한다. 폴리실리콘 플러그 구조쪽에 배치된 PVD 금속막은 박막 내부에 산소를 거의 포함하지 않을 뿐만 아니라, CVD 금속막에 비해 산소 통과(penetration) 방지 특성이 우수하기 때문에 CVD 금속막 및 그 상부의 유전체 박막으로부터 캐패시터 하부 구조로 산소가 확산되는 것을 줄일 수 있다. 한편, CVD 금속막 내에 존재하는 산소가 하부 구조로 확산되지 않고 오히려 유전체 박막 쪽으로 확산되어 산소 공급원으로 작용함으로써 유전체 박막의 산소 화학량론을 유지하는데 도움을 줄 수 있다. 본 발명에서 PVD 금속막만을 사용하지 않고 CVD와 혼용하는 이유는 이너 실린더 캐패시터와 같이 3차원 구조를 가지는 캐패시터에서 PVD 금속막만으로는 충분한 스텝 커버리지를 얻을 수 없기 때문이며, PVD 금속막이 후속 CVD 금속막 증착시 씨드(seed)층 역할을 수행하여 CVD 금속막의 스텝 커버리지를 더욱 좋게 만든다.

Description

폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법{A method for forming capacitor using polysilicon plug structure in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 금속 하부전극과 반도체 기판의 전기적인 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법을 가진 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다.
캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 캐패시터 하부전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 콘케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.
그러나, 반도체 소자의 고집적화에 수반되는 디자인 룰의 축소에 따라 이러한 구조적인 개선을 통해 캐패시턴스를 확보하는 방법은 공정 상에 한계에 직면하게 되었다.
이에 따라, 현재는 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta205, BST 등의 고유전체 박막이나 SBT,PZT, BLT와 같은 강유전체 박막으로 대체하는 방향으로 연구가 진행되고 있다.
이와 같이 고유전체 박막이나 강유전체 박막을 사용하는 경우, 유전체 특성을 확보하기 위해서는 상/하부전극 및 주변 공정의 최적화가 이루어져야 하며, 이에 따라 상/하부전극 재료로 Ru, Pt, Ir, W 등의 금속막을 사용하고 있다.
또한, 하부전극과 기판의 전기적 콘택을 위한 폴리실리콘 플러그와 금속 하부전극과의 오믹 콘택을 제공하고, 후속 열공정시 산소 확산에 따른 폴리실리콘 플러그 계면의 산화를 방지하기 위하여 TiN, Ti-Si-N, WN 등의 장벽금속층을 사용하고 있다. 고유전체 박막이나 강유전체 박막은 증착 및 결정화를 위해 고온의 산소 분위기를 필요로 하며, 캐패시터 구조 패터닝 후에는 플라즈마에 의한 유전체 박막의 열화를 회복시키기 위한 회복 열처리를 산소 분위기에서 실시하고 있다. 만일, 산소의 확산에 의해 폴리실리콘 플러그 계면에 얇은 산화막이 형성되면 2개의 캐패시터가 직렬로 연결된 구조가 이루어지기 때문에 캐패시턴스를 저하시키게 된다.
한편, 하부전극 재료인 Ru, Pt, Ir, W 등은 통상적으로 화학기상증착(CVD) 공정을 통해 형성하고 있는데, 이는 물리기상증착법으로 금속을 증착할 경우 스텝 커버리지가 열악하기 때문이다. 그런데, 이러한 CVD법을 통해 증착된 금속 박막 내에는 대부분 다량의 산소가 존재하게 되며, 이 산소가 후속 열공정시 유전체 박막 내의 산소와 함께 금속 박막 내에 존재하는 산소가 확산되어 장벽금속층 및 폴리실리콘 플러그의 산화를 유발하고, 유전체 박막의 산소 화학양론(oxygen stoichiometry) 불일치에 의한 캐패시턴스 손실 및 누설전류 특성 열화를 유발하고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 금속 하부전극 및 유전체 박막으로부터 캐패시터 하부 구조로 산소가 확산되는 것을 줄일 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 일 실시예에 따른 단순 스택형 고유전체 캐패시터 형성 공정도.
도 2는 본 발명의 다른 실시예에 따른 단순 스택형 고유전체 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판11 : 층간절연막
12 : 폴리실리콘 플러그13 : 오믹콘택층 및 장벽금속층
14 : PVD Ru층15 : CVD Ru층
16 : BST막17 : TiN막
상기의 기술적 과제를 달성하기 위하여 본 발명은, 하부전극과 반도체 기판의 전기적 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층의 상기 절연 구조를 선택 식각하여 하부전극 콘택홀을 형성하는 제2 단계; 상기 하부전극 콘택홀 내에 폴리실리콘 플러그를 형성하는 제3 단계; 물리기상증착법을 사용하여 적어도 상기 폴리실리콘 플러그 상부에 제1 하부전극용 금속막을 적층시키는 제4 단계; 화학기상증착법을 사용하여 상기 제1 하부전극용 금속막 상에 제2 하부전극용 금속막을 적층시키는 제5 단계; 및 상기 제2 하부전극용 금속막 상에 유전체 박막 및 상부전극용 전도막을 적층시키는 제6 단계를 포함하여 이루어진다.
바람직하게, 본 발명은 상기 제3 단계 수행 후, 상기 하부전극 콘택홀 내의 상기 폴리실리콘 플러그 상에 오믹콘택층 및 장벽금속층을 형성하는 제7 단계를 더 포함하여 이루어진다.
바람직하게, 상기 제1 및 제2 하부전극용 금속막으로 각각 RU막, Ir막, Pt막, W막 중 어느 하나를 사용한다.
바람직하게, 상기 장벽금속층으로 TiN/Ti막, Ti-Si-N막, WN막 중 어느 하나를 사용한다.
바람직하게, 상기 유전체 박막으로 Ta205막, BST막, PZT막, SBT막, BLT막 중 어느 하나를 사용한다.
바람직하게, 상기 상부전극용 전도막으로 TiN막, Ru막, W막 중 어느 하나를 사용한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1은 본 발명의 일 실시예에 따른 단순 스택형 고유전체 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 실리콘 기판(10) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(11)을 형성한다. 하부층(11)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및 층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다.
이어서, 하부전극 콘택홀 내에 폴리실리콘 플러그(12)를 형성한다. 이때, 폴리실리콘 플러그(12)가 콘택홀 상단으로부터 일정 깊이만큼 리세스 되어 형성되도록 하며, 이어서 콘택홀의 나머지 부분을 오믹콘택층 및 장벽금속층(13)으로 매립한다. 일반적으로, 오믹콘택을 위해 실리사이드막을 형성하며, 장벽금속으로는 TiN/Ti막, Ti-Si-N막, WN막 등을 사용한다.
다음으로, PVD 공정을 통해 전체 구조 상부에 PVD Ru층(14)을 증착하고, CVD 공정을 통해 그 상부에 CVD Ru층(15)을 증착한다. 이때, PVD Ru층(14) 및 CVD Ru층(15)의 총 두께가 예정된 하부전극 두께에 해당하도록 한다. 한편, 하부전극 재료로 Ru 외에 Ir막, Pt막, W막 등을 사용할 수 있다.
계속하여, CVD Ru층(15) 상에 유전체 박막으로 BST막(16)을 증착하고, 결정화 열처리를 실시한 다음, 그 상부에 상부전극용 금속막으로 TiN막(17)을 증착한다. 이때, 유전체 박막으로 BST막(16) 외에 Ta205막, PZT막, SBT막, BLT막 등을 사용할 수 있으며, 상부전극용 전도막으로 TiN막(17) 외에 Ru막, W막 등을 사용할 수 있다.
이후, 캐패시터 구조 패터닝 공정을 실시하고 회복 열처리를 실시한다.
한편, 첨부된 도면 도 2는 본 발명의 다른 실시예에 따른 단순 스택형 고유전체 캐패시터 형성 공정을 도시한 것으로, 상기 일 실시예의 공정에서 PVD Ru막(14)을 하부전극 콘택홀 영역에만 형성하는 것이다. 이때, PVD Ru막(14)은 도면에 도시된 바와 같이 콘택홀 내에 매립되는 구조로 형성할 수 있으며, 콘택홀 상부로 돌출되도록 형성 할 수 있다.
폴리실리콘 플러그 구조쪽에 배치된 PVD 금속막은 박막 내부에 산소를 거의 포함하지 않을 뿐만 아니라, CVD 금속막에 비해 산소 통과 방지 특성이 우수하기 때문에 CVD 금속막 및 그 상부의 유전체 박막으로부터 캐패시터 하부 구조로 산소가 확산되는 것을 줄일 수 있다. 한편, CVD 금속막 내에 존재하는 산소가 하부 구조로 확산되지 않고 오히려 유전체 박막 쪽으로 확산되어 산소 공급원으로 작용함으로써 유전체 박막의 산소 화학량론을 유지하는데 도움을 줄 수 있다. 본 발명에서 PVD 금속막만을 사용하지 않고 CVD와 혼용하는 이유는 이너 실린더 캐패시터와 같이 3차원 구조를 가지는 캐패시터에서 PVD 금속막만으로는 충분한 스텝 커버리지를 얻을 수 없기 때문이며, PVD 금속막이 후속 CVD 금속막 증착시 씨드(seed)층 역할을 수행하여 CVD 금속막의 스텝 커버리지를 더욱 좋게 만든다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 단순 스택형 캐패시터를 일례로 들어 설명하였으나, 본 발명은 플라나 스택, 콘케이브, 실린더 등의 3차원 구조의 캐패시터를 형성하는 공정에도 적용할 수 있다.
전술한 본 발명은 하부전극 및 유전체 박막으로부터 캐패시터 하부 구조 즉, 폴리실리콘 플러그 및 장벽금속층으로 산소가 확산되는 것을 크게 줄일 수 있으며, 이로 인하여 안정된 캐패시턴스를 확보할 수 있는 효과가 있다. 또한, 본 발명은 하부전극용 금속막의 스텝 커버리지를 개선하는 효과를 기대할 수 있다.

Claims (6)

  1. 하부전극과 반도체 기판의 전기적 콘택을 위해 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터 형성방법에 있어서,
    반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계;
    상기 하부층의 상기 절연 구조를 선택 식각하여 하부전극 콘택홀을 형성하는 제2 단계;
    상기 하부전극 콘택홀 내에 폴리실리콘 플러그를 형성하는 제3 단계;
    물리기상증착법을 사용하여 적어도 상기 폴리실리콘 플러그 상부에 제1 하부전극용 금속막을 적층시키는 제4 단계;
    화학기상증착법을 사용하여 상기 제1 하부전극용 금속막 상에 제2 하부전극용 금속막을 적층시키는 제5 단계; 및
    상기 제2 하부전극용 금속막 상에 유전체 박막 및 상부전극용 전도막을 적층시키는 제6 단계
    를 포함하여 이루어진 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 제3 단계 수행 후,
    상기 하부전극 콘택홀 내의 상기 폴리실리콘 플러그 상에 오믹콘택층 및 장벽금속층을 형성하는 제7 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 하부전극용 금속막은 각각,
    RU막, Ir막, Pt막, W막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제2항에 있어서,
    상기 장벽금속층은,
    TiN/Ti막, Ti-Si-N막, WN막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제3항에 있어서,
    상기 유전체 박막은,
    Ta205막, BST막, PZT막, SBT막, BLT막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제5항에 있어서,
    상기 상부전극용 전도막은,
    TiN막, Ru막, W막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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