KR100326242B1 - 반도체장치의커패시터형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 커패시터 형성 기술에 관한 것이며, 층간절연막으로부터의 수소 확산에 의한 강유전체 박막의 특성 열화를 방지할 수 있는 반도체 장치의 커패시터 형성 방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 장치의 커패시터 형성 방법에 있어서, 소정의 하부 구조 상부에 적층된 하부 전극, 강유전체 박막 및 상부 전극을 구비하는 캐패시터 구조를 형성하는 단계와, 상기 캐패시터 구조를 덮는 확산 방지막으로서 산화질화막을 형성하는 단계를 포함하여 이루어진 반도체 장치의 커패시터 형성 방법이 제공된다.

Description

반도체 장치의 커패시터 형성 방법{A method for forming capacitor in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 커패시터 형성 기술에 관한 것이다.

강유전체 메모리(Ferroelectric Random Access Memory, FeRAM)와 같은 반도체 장치의 커패시터으로는 강유전체 물질을 사용한 강유전체 캐패시터가 사용된다. 이러한 FeRAM 제조 공정중에서, 메모리 셀 어레이 영역에 강유전체 캐패시터를 형성하게 되면, 주변회로 지역과의 단차가 심하게 되어 층간 절연을 겸한 평탄화 공정을 수행하게 된다.

통상적으로, 이러한 평탄화 공정에서는 층간절연물로서 수소 함유량이 높은 실리콘계 산화물을 주로 사용하게 되는데, 이러한 층간절연물이 강유전체와 접촉하게 되면, 층간절연물에 다량 포함된 수소 원자가 강유전체로 확산되어 강유전체의 특성을 저하시키는 문제점이 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 층간절연막으로부터의 수소 확산에 의한 강유전체 박막의 특성 열화를 방지할 수 있는 반도체 장치의 커패시터 형성 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 커패시터 형성 공정도.

* 도면의 주요 부분의 기호의 설명

10 : 필드산화막 20 : 게이트 산화막

30 : 게이트 전극 40 : 제 1 층간 절연막

50 : 비트라인 60 : 제 2 층간 절연막

70 : 콘택 플러그 80 : 제 1 접착층

90 : 장벽막 100 : 제 1 전극

110 : 유전체층 120 : 제 2 전극

130 : 제 2 접착층 140 : 확산 방지막

150 : 제 3 층간 절연막

상기의 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 따르면, 반도체 장치의 커패시터 형성 방법에 있어서, 소정의 하부 구조 상부에 적층된 하부 전극,강유전체 박막 및 상부 전극을 구비하는 캐패시터 구조를 형성하는 단계와, 상기 캐패시터 구조를 덮는 확산 방지막으로서 산화질화막을 형성하는 단계를 포함하여 이루어진 반도체 장치의 커패시터 형성 방법이 제공된다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 커패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

먼저, 도 1a에 도시된 바와 같이 반도체 기판 상의 소정 위치에 필드산화막 (10)를 형성하여 활성 영역을 정의하고, 활성 영역의 소정 부위에 게이트 산화막 (20) 및 게이트 전극(30)을 형성하고 활성 영역에 소오스/드레인 이온주입을 실시하여 트랜지스터를 형성한다. 그 다음에, 전체 구조 상에 층간절연을 위한 제1 층간절연막(40)을 형성하고, 제1 층간절연막(40)을 관통하여 트랜지스터의 드레인에 접속되는 비트라인(50)을 형성한 다음, 다시 제2 층간절연막(60)을 형성한다. 이어서, 제1 및 제2 층간절연막(40, 60)을 관통하여 트랜지스터의 소오스에 접속되는 콘택 플러그(70)를 형성한다.

다음으로, 도 1b에 도시된 바와 같이 상기한 바와 같은 하부 구조를 형성한 다음, 전체 구조 상부에 제1 전도층(200)을 형성한다. 제1 전도층(200)은 제1 접착층(80), 장벽막(Barrier Layer)(80) 및 제1 전극층(100)의 적층 구조로 이루어진다. 본 발명의 바람직한 실시예에 의하면, 제1 접착층(80)은 티타늄(Ti)층을 증착하고 RTP(Rapid Thermal Process) 과정을 거쳐 접촉 저항을 감소시키기 위한 실리사이드으로 형성시켜 사용한다. 또한, 장벽막(80)은 콘택 플러그가 일반적으로 폴리실리콘으로 형성됨에 따라, 금속층이 콘택 플러그로 확산되는 것을 방지하기 위한 것으로서 TiN막을 형성하여 사용한다. 특히, TiN막의 확산 방지 특성을 향상시키기 위하여 산소(Oxygen)를 이용한 스터핑(Stuffing) 공정을 추가할 수도 있다. 또한, 제1 전극층(100)으로는 백금(Pt)층을 사용한다. 상기한 바와 같이 하부 전극을 위한 제1 전도층(200)을 형성한 다음, 캐패시터 유전체층으로서 강유전체층 (110)을 형성한다. 강유전체층(110)으로는 PZT, PLZT 등의 페롭스카이트 (perovskite) 또는 SBT, SBTN, BTO 등의 Bi층-페롭스카이트(Bi-layered perovskite) 등이 사용된다. 다음으로, 강유전체층(110) 상부에 커패시터용 상부 전극으로 사용될 제2 전도층(210)을 형성한다. 본 발명의 바람직한 실시예에 의하면, 제2 전도층(200)은 강유전체층(110) 상부에 형성된 제2 전극층(120)과 그 상부에 형성된 제2 접착층(130)을 포함한다. 제2 전극층(120)은 제1 전극층(100)과 동일한 물질로 형성되며, 제2 접착층(130)은 TiN막을 사용한다.

이어서, 도 1c에 도시된 바와 같이 적층된 제1 전도층(200), 강유전체층 (110) 및 제2 전도층(210)을 통상의 사진 및 식각 공정을 통해 패터닝하여 커패시터 구조를 형성한다. 그 다음에, 전체 구조 상부에 확산 방지막(140)을 형성한다. 이때, 확산 방지막(140)은 이후에 형성될 제3 층간절연막(150)(도 1d 참조)과 강유전체층(110)이 직접 접촉하는 것을 방지하고, 특히 제3 층간절연막(150)에 다량 함유된 수소 원자 등이 강유전체층(110)으로 확산, 침투하여 강유전체층(110)의 특성을 열화시키는 것을 방지하기 위한 것이다. 확산 방지막(140)으로는 수소 확산 방지 특성이 우수한 산화질화막을 사용한다. 즉, Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V 등의 물질의 산화질화물(Oxynitride of Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V)을 화학 기상 증착법(CVD) 또는 물리 기상 증착법(PVD) 등의 방법으로 50∼500Å 정도 증착한다. 특히, 확산 방지막(140)의 확산 방지 특성을 더욱 향상시키기 위해서 그 증착 온도를 실온(Room Temperature) 내지 500℃의 범위로 유지하는 것이 바람직하다. 나아가, 확산 방지막(140)을 형성할 때에 수소 원자에 의한 손상(Hydrogen Damage)을 방지하기 위하여 수소 원자, 이온 및 분자의 형성이 용이한 원료 기체를 사용하지 않는 것이 더욱 바람직하다.

이후, 도 1d에 도시된 바와 같이 확산 방지막(140)이 형성된 전체 구조 상부에 평탄화 및 층간절연을 위한 제3 층간절연막(150)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의하면, 층간절연막에 의한 수소 원자의 확산을 효과적으로 방지하여 강유전체 물질의 물성을 양호하게 유지할 수 있는 커패시터을 형성할 수 있으며, 이에 따라서 반도체 장치의 신뢰성을 높일 수 있다.

Claims (5)

1. 반도체 장치의 커패시터 형성 방법에 있어서,

   소정의 하부 구조 상부에 적층된 하부 전극, 강유전체 박막 및 상부 전극을 구비하는 캐패시터 구조를 형성하는 단계와,

   상기 캐패시터 구조를 덮는 확산 방지막으로서 산화질화막을 형성하는 단계

   를 포함하여 이루어진 반도체 장치의 커패시터 형성 방법.
2. 제1항에 있어서,

   상기 강유전체 박막은,

   PZT 또는 PLZT로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
3. 제1항에 있어서,

   상기 강유전체 박막은,

   SBT, SBTN, BTO 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
4. 제1항에 있어서,

   상기 확산 방지막은,

   Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V 중 어느 하나의 물질의 산화질화물로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
5. 제4항에 있어서,

   상기 확산 방지막은,

   실온(Room Temperature) 내지 500℃의 증착 온도를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.