KR20000026968A - 반도체 장치의 커패시터 형성 방법 - Google Patents
반도체 장치의 커패시터 형성 방법 Download PDFInfo
- Publication number
- KR20000026968A KR20000026968A KR1019980044737A KR19980044737A KR20000026968A KR 20000026968 A KR20000026968 A KR 20000026968A KR 1019980044737 A KR1019980044737 A KR 1019980044737A KR 19980044737 A KR19980044737 A KR 19980044737A KR 20000026968 A KR20000026968 A KR 20000026968A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- capacitor
- forming
- semiconductor device
- conductive layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
Abstract
본 발명은 반도체 장치의 커패시터에 사용되는 유전체의 특성을 향상시켜 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 커패시터 형성방법을 제공하기 위하여, 반도체 장치의 커패시터 형성 방법에 있어서, 소정의 하부구조상에 커패시터의 하부 전극용 제 1 전도층을 형성하는 단계; 상기 제 1 전도층상에 강유전체층을 형성하는 단계; 상기 강유전체층상에 커패시터의 상부 전극용 제 2 전도층을 형성하는 단계; 상기 제 1 전도층, 강유전체층 및 상기 제 2 전도층을 패터닝하여 커패시터을 형성하는 단계; 및 상기 전체 구조상에 확산 방지막을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성방법을 제공한다.
Description
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로, 특히 커패시터과 층간 절연막 사이의 계면에서 커패시터의 특성 저하를 방지하기 위한 커패시터 형성 방법에 관한 것이다.
일반적으로 강유전체 랜덤 억세스 메모리(Ferroelectric Random Access Memory : FeRAM)와 같은 반도체 장치의 커패시터으로는 강유전체 물질을 사용한 강유전체 캐패시터가 사용된다. 이러한 FeRAM 제조 공정중에서, 메모리 셀 어레이 영역에 강유전체 캐패시터를 형성하게 되면, 주변회로 지역과의 단차가 심하게 되어 층간 절연을 겸한 평탄화 공정을 수행하게 된다.
통상적으로 이러한 평탄화 공정에서는 층간 절연물로서 수소 함유량이 높은 실리콘계 산화물을 주로 사용하게 되는데, 이러한 층간 절연물이 강유전체와 접촉하게 되면, 상기 층간 절연물에 다량 포함된 수소 원자가 상기 강유전체로 확산되어 강유전체의 특성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 장치의 커패시터에 사용되는 유전체의 특성을 향상시켜 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 커패시터 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 커패시터 형성 방법의 각 공정 단계를 도시한 도면.
* 도면의 주요 부분의 기호의 설명
10 : 필드옥사이드 20 : 게이트 옥사이드
30 : 게이트 전극 40 : 제 1 층간 절연막
50 : 비트라인 60 : 제 2 층간 절연막
70 : 콘택 플러그 80 : 제 1 접착층
90 : 장벽막 100 : 제 1 전극
110 : 유전체층 120 : 제 2 전극
130 : 제 2 접착층 140 : 확산 방지막
150 : 제 3 층간 절연막
상기의 목적을 달성하기 위하여 본 발명은, 반도체 장치의 커패시터 형성 방법에 있어서, 소정의 하부구조상에 커패시터의 하부 전극용 제 1 전도층을 형성하는 단계; 상기 제 1 전도층상에 강유전체층을 형성하는 단계; 상기 강유전체층상에 커패시터의 상부 전극용 제 2 전도층을 형성하는 단계; 상기 제 1 전도층, 강유전체층 및 상기 제 2 전도층을 패터닝하여 커패시터을 형성하는 단계; 및 상기 전체 구조상에 확산 방지막을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성방법을 제공한다.
이제, 도 1a 내지 도 1d를 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 커패시터 형성 방법의 각 공정 단계를 도시한 도면으로서, 먼저 도 1a를 참조하면, 반도체 기판상의 소정 위치에 필드옥사이드(10)를 형성하여 활성 영역을 형성하고, 상기 활성 영역의 소정 부위에 게이트 옥사이드(20) 및 게이트 전극(30)을 형성하고 불순물을 주입하여 트랜지스터를 형성한다. 그 다음에, 그 전체 구조상에 층간 절연을 위한 제 1 층간 절연막(40)을 형성하고, 상기 트랜지스터의 소정 위치에 비트라인(50)을 형성한 다음, 다시 제 2 층간 절연막(60)을 형성한다. 그 다음에, 상기 트랜지스터의 소정 위치에 커패시터과의 전기적 접속을 위한 콘택 플러그(70)를 형성한다.
이제, 도 1b를 참조하면, 상기한 바와 같은 하부 구조를 형성한 다음, 커패시터용 하부 전극으로 사용될 제 1 전도층(200)을 형성한다. 본 발명의 바람직한 실시예에 의하면, 상기 제 1 전도층(200)은 상기 콘택 플러그(70)와의 접촉을 기밀하게 하기 위한 제 1 접착층(80)과, 그 상부에 형성된 장벽막(Barrier Layer)(80) 및 그 상부에 형성된 제 1 전극층(100)을 포함한다. 상기 제 1 접착층(80)은 티타늄(Ti)층을 형성하고 RTP(Rapid Thermal Process) 과정을 거쳐 접촉 저항을 감소시키기 위한 실리사이드를 형성시켜 사용한다. 또한, 상기 장벽막(80)은, 상기 콘택 플러그가 일반적으로 폴리실리콘으로 형성됨에 따라, 금속층이 상기 콘택 플러그로 확산되는 것을 방지하기 위한 것으로서, TiN막을 형성하여 사용한다. 특히, 상기 TiN막의 확산 방지 특성을 향상시키기 위하여 산소(Oxygen)를 이용한 스터핑(Stuffing) 공정을 추가할 수도 있다. 나아가, 상기 제 1 전극층(100)으로는 백금(Pt)층을 형성하여 사용한다.
상기한 바와 같이 하부 전극을 위한 제 1 전도층(200)을 형성한 다음, 캐패시터 유전체층으로서 강유전체층(110)을 형성한다. 상기 강유전체층(110)으로는, PZT, PLZT 등의 페르보스카이트(pervoskite) 또는 SBT, SBTN, BTO 등의 이중막 페르보스카이트(Bi-layered pervoskite) 등이 사용된다.
다음으로, 상기 강유전체층(110) 상부에 커패시터용 상부 전극으로 사용될 제 2 전도층(210)을 형성한다. 본 발명의 바람직한 실시예에 의하면, 상기 제 2 전도층(200)은 상기 강유전체층(110) 상부에 형성된 제 2 전극층(120)과, 그 상부에 형성된 제 2 접착층(130)을 포함한다. 상기 제 2 전극층(120)은 상기 제 1 전극층(100)과 동일한 물질로 형성되며, 상기 제 2 접착층(130)은 상기 제 1 접착층(80)과 동일한 물질로 형성된다.
이제, 도 1c를 참조하면, 상기와 같이 적층된 제 1 전도층(200), 강유전체층(110) 및 제 2 전도층(210)을 통상의 포토리소그래피 공정 및 식각 공정 등에 의하여 패터닝하여 커패시터을 형성한다. 그 다음에, 상기 전체 구조상에 확산 방지막(140)을 형성한다. 상기 확산 방지막(140)은, 이후에 형성될 제 3 층간 절연막(150)(도 1d 참조)과 상기 강유전체층(110)이 직접 접촉하는 것을 방지하고, 특히 상기 제 3 층간 절연막(150)에 다량 함유된 수소 원자 등이 상기 강유전체층(110)으로 확산, 침투하여 상기 강유전체층(110)의 특성을 열화시키는 것을 방지하기 위한 것이다.
상기 확산 방지막(140)을 형성하기 위하여는, 수소 확산 방지 특성이 우수한 산화질화막을 사용한다. 즉, Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V 등의 물질의 산화질화물(Oxynitride of Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V)을 화학 기상 증착법(CVD) 또는 물리 기상 증착법(PVD) 등의 방법으로 약 50 내지 500Å 정도 증착하여 상기 확산 방지막(140)을 형성한다. 특히, 상기 확산 방지막(140)의 확산 방지 특성을 더욱 향상시키기 위하여는 그 증착 온도를 실온(Room Temperature) 내지 500℃의 범위로 유지하는 것이 바람직하다. 나이가, 상기 확산 방지막(140)을 형성할 때에 수소 원자에 의한 손상(Hydrogen Damage)을 방지하기 위하여 수소 원자, 이온 및 분자의 형성이 용이한 원료 기체를 사용하지 않는 것이 더욱 바람직하다.
그 다음에, 상기 도 1d를 참조하면, 상기 확산 방지막(140)이 형성된 구조 상부에 평탄화 및 층간 절연을 위한 제 3 층간 절연막(150)을 형성하여 커패시터 형성을 완료한다.
본 발명에 의하면, 층간 절연막에 의한 수소 원자의 확산을 효과적으로 방지하여 강유전체 물질의 물성을 양호하게 유지할 수 있는 커패시터을 형성할 수 있으며, 따라서 반도체 장치의 신뢰성을 높일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (7)
- 반도체 장치의 커패시터 형성 방법에 있어서,소정의 하부구조상에 커패시터의 하부 전극용 제 1 전도층을 형성하는 단계;상기 제 1 전도층상에 강유전체층을 형성하는 단계;상기 강유전체층상에 커패시터의 상부 전극용 제 2 전도층을 형성하는 단계;상기 제 1 전도층, 강유전체층 및 상기 제 2 전도층을 패터닝하여 커패시터을 형성하는 단계; 및상기 전체 구조상에 확산 방지막으로서 산화질화막을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성방법.
- 제 1 항에 있어서,상기 제 1 전도층은,그 하부층과의 접촉을 기밀하게 하기 위한 제 1 접착층;상기 제 1 접착층 상부에 형성되어 상기 제 1 전도층이 그 하부층으로 확산되는 것을 방지하기 위한 장벽막; 및상기 장벽막 상부에 형성된 제 1 전극층을 포함하는 반도체 장치의 커패시터 형성방법.
- 제 1 항에 있어서,상기 강유전체층은,PZT, PLZT를 포함하는 페르보스카이트를 사용하여 형성되는 반도체 장치의 커패시터 형성방법.
- 제 1 항에 있어서,상기 강유전체층은,SBT, SBTN, BTO를 포함하는 이중막 페르보스카이트를 사용하여 형성되는 반도체 장치의 커패시터 형성방법.
- 제 1 항에 있어서,상기 제 2 전도층은,상기 강유전체층 상부에 형성된 제 2 전극층; 및상기 제 2 전극층 상부에 형성된 제 2 접착층을 포함하는 반도체 장치의 커패시터 형성방법.
- 제 1 항에 있어서,상기 확산 방지막은,Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V 등의 물질의 산화질화물(Oxynitride of Si, Al, Ta, Zr, Mg, W, Mo, Ga, Ca, Nb, Cr, Ge, Y, Hf, V)을 증착하여 형성하는 반도체 장치의 커패시터 형성방법.
- 제 6 항에 있어서,상기 확산 방지막은,실온(Room Temperature) 내지 500℃의 범위의 증착 온도에서 형성되는 반도체 장치의 커패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044737A KR100326242B1 (ko) | 1998-10-24 | 1998-10-24 | 반도체장치의커패시터형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044737A KR100326242B1 (ko) | 1998-10-24 | 1998-10-24 | 반도체장치의커패시터형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000026968A true KR20000026968A (ko) | 2000-05-15 |
| KR100326242B1 KR100326242B1 (ko) | 2002-08-21 |
Family
ID=19555287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980044737A KR100326242B1 (ko) | 1998-10-24 | 1998-10-24 | 반도체장치의커패시터형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100326242B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020011009A (ko) * | 2000-07-31 | 2002-02-07 | 박종섭 | 강유전체 캐패시터 상부에 하프늄 산화막을 구비하는강유전체 메모리 소자 |
| KR100372644B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 비 휘발성 반도체 메모리 소자의 캐패시터 제조방법 |
| KR20030089076A (ko) * | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970008414A (ko) * | 1995-07-20 | 1997-02-24 | 백홍구 | Ta와, 금속 또는 금속산화물로 이루어지는 확산 방지막 및 그것을 포함하는 반도체 소자 |
| KR19980028662A (ko) * | 1996-10-23 | 1998-07-15 | 김광호 | 강유전체 메모리장치 및 그 제조방법 |
-
1998
- 1998-10-24 KR KR1019980044737A patent/KR100326242B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372644B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 비 휘발성 반도체 메모리 소자의 캐패시터 제조방법 |
| KR20020011009A (ko) * | 2000-07-31 | 2002-02-07 | 박종섭 | 강유전체 캐패시터 상부에 하프늄 산화막을 구비하는강유전체 메모리 소자 |
| KR20030089076A (ko) * | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100326242B1 (ko) | 2002-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246082B1 (en) | Semiconductor memory device with less characteristic deterioration of dielectric thin film | |
| US5438023A (en) | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like | |
| KR20000026967A (ko) | 반도체 장치의 커패시터 및 그 형성 방법 | |
| KR100250480B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100506513B1 (ko) | 강유전체 캐패시터 형성 방법 | |
| KR100326242B1 (ko) | 반도체장치의커패시터형성방법 | |
| KR100425827B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100275113B1 (ko) | 반도체장치의강유전체캐패시터제조방법 | |
| KR100450657B1 (ko) | 반도체메모리장치의캐패시터및그제조방법 | |
| KR20010113316A (ko) | 고유전체 캐패시터 및 그 제조 방법 | |
| KR100614576B1 (ko) | 캐패시터 제조 방법 | |
| KR100326243B1 (ko) | 래치업방지를위한씨모스트랜지스터형성방법 | |
| KR100399075B1 (ko) | 반도체 소자의 강유전체 캐패시터 형성방법 | |
| US6306666B1 (en) | Method for fabricating ferroelectric memory device | |
| KR0180786B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100464938B1 (ko) | 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 | |
| KR100475018B1 (ko) | 반도체메모리소자의제조방법 | |
| JP2001177075A (ja) | 容量素子の製造方法および容量素子の製造装置 | |
| KR20010003252A (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100388465B1 (ko) | 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법 | |
| KR100419027B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100284077B1 (ko) | 강유전체막을 구비하는 반도체소자 및 그 제조방법 | |
| KR19980060624A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100253573B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR19980060612A (ko) | 반도체의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |