KR100419027B1 - 반도체소자의캐패시터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 고유전체막의 상하부에 형성되는 도전층과 플레이트전극으로 WF6를 이용한 화학기상증착법 또는 물리적기상증착법으로 텡스텐막을 하여 캐패시터을 형성함으로써 상기 유전체막과의 계면을 안정적으로 유지하고, 텡스텐막의 우수한 스텝커버리지와 에칭특성으로 인해 공정을 단순화하며, 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 확산방지막 상부에 도전층과 플레이트전극의 막으로 WF6를 이용한 텡스텐막을 형성하여 캐패시터를 형성함으로써 텅스텐막의 우수한 스텝커버리지와 유전체막과의 계면을 안정적으로 유지하여 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 256메가 디램 이상으로 증가됨에 따라 캐패시터의 고정전용량이 요구되어 왔다. 캐패시터의 저장전극 물질로 사용되는 기존의 산화규소막과 질화규소막으로 이루어진 적층구조로는 고정전용량에 대응할 수 없기 때문에 비에스티((Ba1-xSrx)TiO3이하, BST) 또는 피젯티(PB(ZrTi1-x)O3이하, PZT) 등과 같은 고유전상수를 지니는 물질의 박막을 적용하려는 시도가 이루어지고 있다.
그리고, 상기 BST, PZT 등의 높은 유전상수를 갖는 재료위에 상하부전극으로 사용될 재료는 전기전도도 이외에 높은 온도에서도 유전체와 물리적, 화학적으로 안정적인 물질이여야 하고, 유전체막의 형성 전후의 공정에서 사용되는 절연산화물과의 반응에 의한 산화반응을 일으키지 않아야 한다.
또한, 반도체 소자의 집적도가 커지고 복잡한 캐패시터 구조를 사용함에 따라 충분한 캐패시터 용량을 확보하기 위해서는 우수한 스텝 커버리지를 나타내는 화학기상증착이 가능한 재료이어야 한다.
그런데, 고유전물질의 전극재료로서 연구되고 있는 재료로는 백금(Pt), RuO2, IrO2등이 있으며, 이러한 재료들은 아직 안정한 화학기상증착법이 확립되지 않은 상태이고, 또한 후속 공정인 반응성 에칭 가능성에 대한 연구도 완전히 수행되지 않은 상태이다.
그리고, 이러한 백금 등의 재료로는 높은 제조 단가와 새로운 장비를 사용해야 하므로 공정 비용이 많이 소요되는 단점이 있고, 반도체 소자의 수율 및 신뢰성이 떨어지는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 고유전체막의 상하부에 형성되는 도전층과 플레이트전극으로 WF6를 이용한 화학기상증착법 또는 물리기상증착법으로 텡스텐막을 하여 캐패시터을 형성함으로써 상기 유전체막과의 계면을 안정적으로 유지하고, 텡스텐막의 우수한 스텝커버리지와 에칭특성으로 인해 공정을 단순화하며, 반도체 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도,
< 도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 절연막,
14 : 콘택홀, 16 : 다결정 실리콘막,
18 : 제 1확산방지막, 20 : 제 2확산방지막,
22 : 도전층, 24 : 유전체막,
26 : 플레이트전극.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은
반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,
상기 콘택홀 메우는 콘택 플러그를 형성하는 공정과,
상기 콘택 플러그상에 확산방지막패턴을 티타늄막/티타늄질화막의 적층 구조로 형성하는 공정과,
상기 확산방지막패턴 상에 WF6를 이용하여 형성되는 저장전극이 되는 W층 패턴을 형성하는 공정과,
상기 저장전극패턴 상부에 유전체막을 형성하는 공정과,
상기 유전체막 상부에 플레이트전극이 되는 W층 패턴을 WF6를 이용하여 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1d 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(10) 상부에 산화막의 재질로 소자분리 절연막(도시 않됨), 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨)이 구성되는 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크로 식각하여 콘택부분으로 예정되어 노출되는 부분에 콘택홀(14)을 형성한다.
그 다음, 상기 구조의 전표면에 500 ∼ 3000Å 두께의 다결정 실리콘막(16)을 형성한 다음, 전표면에 100 - 1000Å 두께의 티타늄(Ti)으로 이루어진 제 1확산방지막(18)과 100 ∼ 1000Å 두께의 티타늄질화막(TiN)으로 이루어진 제 2확산방지막(20)을 스퍼터법(sputter)으로 형성한다.
여기서, 상기 제 1확산방지막(18)의 티타늄은 오오믹(ohmic) 콘택형성을 위해 형성하고, 상기 제 2확산방지막(20)의 티타늄질화막은 후속 공정에서 텡스텐막을 형성시 불소의 침투방지와 반도체 기판(10)과의 접착력을 향상시키기 위해 형성된다.
또한, 상기 제 2확산방지막(20)은 TiCl4또는 TDMAT(Tetra Kis (Di Ethylanomi) - Ti,(Ti[N(CH3)2]4,), TDEAT(Tetra Kis (Di methyl anomi) - Ti, Ti[N(C2H5)2]4)의 전구체를 사용한 화학기상증착법으로 형성하여도 무방하다. (도 1a 참조)
그 다음, 상기 제 2확산방지막(20)을 노광마스크를 이용한 이방성 식각공정으로 식각하되 상기 절연막(12)의 상부 표면이 노출되도록 식각하여 제 2확산방지막(20)패턴과 제 1확산방지막(18)패턴 및 다결정 실리콘막(16)패턴을 형성한다.(도 1b 참조)
다음, 상기 구조의 전표면에 화학기상증착법(Chemical Vapor Deposition 이하, CVD)에 의해 200 ∼ 5000Å 두께의 텡스텐(W)막으로 이루어진 도전층(22)을 형성한 다음, 노광마스크를 이용한 건식방법으로 식각하여 도전층(22)패턴을 형성하여 상기 다결정 실리콘막(16)패턴과 확산방지막(18,20)패턴 및 도전층(22)패턴으로 구성되는 저장전극패턴을 형성한다.
여기서, 상기 도전층(22)의 텡스텐막은 WF6를 SiH4또는 수소로 환원시키는 CVD법으로 형성한다.(도 1c 참조)
그 다음, 상기 도전층(22)을 제거한 다음, 상기 구조의 전표면에 200 ∼ 2000Å 두께의 PbTiO3, PbZr1-xTixO3, PbLa1-xZrxTiO3, SrBi2Ta2O9, Bi4Ti3O12, BaTiO3, Ba1-xSrxTiO3, SrTiO3막으로 이루어진 유전체막(24)을 형성한다.
다음, 상기 유전체막(24) 상부에 200 ∼ 3000Å 두께의 텡스텐으로 이루어진플레이트 전극(26)을 형성하여 본 발명에 따른 캐패시터 제조공정을 완료한다.
여기서, 상기 플레이트전극(26)의 텡스텐막은 WF6를 SiH4또는 수소로 환원시키는 CVD법 또는 물리기상증착법(Phygical Vapor Deposition 이하, PVD)으로 형성한다.
또한, 상기 도전층(22)과 플레이트전극(26)으로 WF6를 이용하여 텡스텐막을 형성하면 반응성 이온식각(reative ion etch)시에 문제가 없으며, 스텝커버리지(step coverage)가 우수할 뿐만 아니라 유전체막과의 계면을 안정적으로 유지하여 신뢰성 있는 반도체 소자를 형성할 수 있다. (도 1d참조)
상기한 바와같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 확산방지막 상부에 형성되는 도전층과 플레이트전극으로 WF6를 이용한 CVD법 또는 sputter법으로 텡스텐막을 형성함으로써 텡스텐막의 우수한 스텝커버리지와 에칭특성으로 인해 공정을 단순화하여 그에 따른 제조원가를 절감하며, 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (7)
- 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,상기 콘택홀 메우는 콘택 플러그를 형성하는 공정과,상기 콘택 플러그상에 확산방지막패턴을 티타늄막/티타늄질화막의 적층 구조로 형성하는 공정과,상기 확산방지막패턴 상에 WF6를 이용하여 형성되는 저장전극이 되는 W층 패턴을 형성하는 공정과,상기 저장전극패턴 상부에 유전체막을 형성하는 공정과,상기 유전체막 상부에 플레이트전극이 되는 W층 패턴을 WF6를 이용하여 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서,상기 확산방지막은 각각 100Å ∼ 1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서,상기 타타늄질화막은 TiCl4또는 TDMAT, TDEAT의 전구체를 사용한 CVD법 또는 스퍼터법으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서,상기 저장전극의 W층은 200Å∼ 5000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서,상기 유전체막은 PbTiO3, PbZr1-xTixO3, PbLa1-xZrxTiO3, SrBi2Ta2O9, Bi4Ti3O12, BaTiO3, Ba1-xSrxTiO3, SrTiO3막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 유전체막은 200Å ∼ 2000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서,상기 플레이트전극은 200Å ∼ 3000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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| KR1019960079882A KR100419027B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체소자의캐패시터제조방법 |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100365739B1 (ko) * | 1998-06-26 | 2003-02-19 | 주식회사 하이닉스반도체 | 캐패시터의텅스텐상부전극형성방법 |
Citations (4)
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|---|---|---|---|---|
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
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| KR960019696A (ko) * | 1994-11-23 | 1996-06-17 | 김광호 | 커패시터 구조 및 그 제조방법 |
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-
1996
- 1996-12-31 KR KR1019960079882A patent/KR100419027B1/ko not_active IP Right Cessation
Patent Citations (4)
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|---|---|---|---|---|
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
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