KR100253573B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 콘택플러그가 형성된 반도체기판 상부에 확산방지막을 형성하고 상기 확산방지막 상부에 CeO₂로 하부전극을 형성한 다음, 상기 하부전극 상부에 고유전율을 갖는 유전체막을 형성하고 상기 유전체막 상부에 CeO₂로 상부전극을 형성하여 캐패시터를 형성함으로써 소자의 특성 열화를 방지하고 고집적화에 요구되는 충분한 정전용량을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 비휘발성램(Ferro-electric RAM, 이하에서 FeRAM 이라 함)이나 디램(DRAM)과 같은 메모리 소자의 정전용량을 증가시킬 수 있도록 캐패시터를 형성하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, (Eo×Er×A)/T(단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다. 그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.

그리하여, 유전상수 Er이 높은 고유전성의 탄탈륨산화막(Ta₂O₅), BST(Ba, Sr)TiO₃) 막, PZT(PbZrTiO₃) 막, SBT(SrBi₂Ta₂O₉) 막 또는 PLZT(PbLaZrTiO₃) 막을 유전체막으로 하고, 상부 및 하부전극으로 백금(Pt)을 사용하였다.

그러나, 상기 탄탈륨산화막, BST, PZT, SBT 또는 PLZT는, 모두 산화물로서 고온 열공정, 즉 어닐링(annealing)과 같은 공정시 산소확산에 의한 조성 변화가 유발된다. 이로인하여, 상기 백금 표면에 힐록(hillock) 및 핀홀(pin hole)과 같은 결함이 발생되어 전극의 전기적 특성 열화 및 재현성 저하와 같은 문제점이 유발된다.

본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, CeO₂산화막을 포함하여 캐패시터의 상부 및 하부전극을 형성함으로써 예정된 만큼의 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

제1도는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 개략도.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

콘택플러그가 형성된 반도체기판 상부에 확산방지막을 형성하는 공정과,

상기 확산방지막 상부에 CeO₂로 하부전극을 형성하는 공정과,

상기 하부전극 상부에 고유전율을 갖는 유전체막을 형성하는 공정과,

상기 유전체막 상부에 CeO₂로 상부전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(도시안됨) 상부에 하부절연층(도시안됨)을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성되고, 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함)와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.

그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀(도시안됨)을 형성한다.

그리고, 상기 콘택홀을 매립하는 콘택플러그(도시안됨)을 형성한다. 이때, 상기 콘택플러그는 화학기상증착방법으로 일정두께의 다결정실리콘을 증착하고 이를 전면 건식 이방성식각하여 형성한다.

그 다음에, 상기 콘택플러그에 접속되는 확산방지막(도시안됨)을 형성하되, 200~500Å 정도의 두께로 티타늄질화막을 형성하거나, 100~300Å정도의 두께로 티타늄막을 형성한다.

그리고, 상기 확산방지막 상부에 하부전극/유전체막/상부전극의 적층구조를 형성함으로써 캐패시터를 형성한다.

여기서, 상기 적층구조는 CeO₂/유전체막/CeO₂, CeO₂/중간층/유전체막/CeO₂, CeO₂/유전체막/중간층/CeO₂또는 CeO₂/중간층/유전체막/중간층/CeO₂과 같은 구조로 형성한다.

이때, 상기 CeO₂는, PECVD 방법으로 1000~2000Å 정도의 두께로 형성하고, 400~600℃정도의 온도에서 10~30초 동안 급속열처리(RTP) 한것이다. 상기 중간층은 STO(SrTiO₃)나 PTO (PbTiO₃)를 PECVD 방법으로 형성한다. 상기 유전체막은 탄탈륨산화막, BST, PZT, SBT 또는 PLZT 과 같은 고유전율을 갖는 절연물질로 형성한다.

그리고, 상기 CeO₂는, 10⁰~10¹Ω-cm 정도의 전도도를 가지고 있어 다결정실리콘막이나 백금에 비하여 손색없으며, 열공정시 유전체막으로부터의 산소확산이동을 막을 수 있다. 또한, 상기 유전체막으로 사용되는 물질들과 같은 구조를 가짐으로서, 계면에서 발생될 수 있는 문제점을 해결할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 고온 열처리공정시 유발되는 캐패시터의 정전용량 감소를 억제하기 위하여, CeO₂을 이용하여 상부 및 하부전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하여 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (8)

1. 콘택플러그가 형성된 반도체기판 상부에 확산방지막을 형성하는 공정과, 상기 확산방지막 상부에 CeO₂로 하부전극을 형성하는 공정과, 상기 하부전극 상부에 고유전율을 갖는 유전체막을 형성하는 공정과, 상기 유전체막 상부에 CeO₂로 상부전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 반도체소자인 캐패시터 형성방법.
2. 제1항에 있어서, 상기 확산방지막은 100~300Å정도 두께의 티타늄막이나 200~500Å정도 두께의 티타늄질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제1항에 있어서, 상기 CeO₂는, PECVD 방법으로 1000~2000Å정도 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제1항 또는 제3항에 있어서, 상기 CeO₂는, 400~600℃ 정도의 온도에서 10~30초 동안 급속열처리하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제1항에 있어서, 상기 캐패시터는 상,하부전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제1항에 있어서, 상기 캐패시터는 하부전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
7. 제1항에 있어서, 상기 캐패시터는 상부전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
8. 제5항 내지 제7항에 있어서, 상기 중간층은 STO 나 PTO를 PECVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.

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