KR100744038B1

KR100744038B1 - 반도체 장치의 캐패시터 제조방법

Info

Publication number: KR100744038B1
Application number: KR1020020042390A
Authority: KR
Inventors: 이창구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2007-07-30
Also published as: KR20040008718A

Abstract

본 발명은 캐패시터 상부전극과 상부의 금속배선과 연결하는 배선공정에서 콘택홀을 형성하지 않아 제조공정이 보다 단순화된 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 하부전극용 전도막/유전체박막/상부전극용 전도막을 차례로 형성하는 단계; 상기 하부전극용 전도막/유전체박막/상부전극용 전도막을 패터닝하여 하부전극/유전체박막/상부전극으로 구성되는 캐패시터를 형성하는 단계; 상기 캐패시터를 덮도록 Al₂O₃막을 형성하는 단계; 상기 Al₂O₃막 상에 상기 캐패시터를 덮도록 캐패시터 절연막을 형성하는 단계; 상기 캐패시터의 상부전극이 노출되도록 캐패시터 절연막 및 Al₂O₃막을 제거하여 평탄화 시키는 단계; 평탄화된 상기 기판 전면에 금속막을 형성하는 단계; 및 상기 금속막이 상기 상부전극상에만 남도록 상기 금속막을 패터닝하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

반도체, 캐패시터, MTP, 상부전극, 강유전체, 금속배선.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

도1a 내지 도1f는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도1g는 종래기술에 의해 제조된 캐패시터와 캐패시터의 상부전극과 연결된 금속배선을 나타낸 평면도.

도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2f는 본 발명에 의해 제조된 캐패시터와 캐패시터의 상부전극과 연결된 금속배선을 나타낸 평면도.

*도면의 주요부분에 대한 부호의 설명*

20 : 기판

21 : 활성영역

22 : 층간절연막

23 : 콘택플러그

24' : 하부전극

25 ': 유전체 박막

26' : 하부전극

27 : 캐패시터 절연막

28' : 금속배선

29 : 제2 층간절연막

본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터의 상부전극과 연결되는 금속배선의 제조 방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C=ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta₂O₅, (Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi₂Ta₂O₉(이하 SBT라 함), SrBi₂(Ta_1-x,Nbx)₂O₉(이하 SBTN이라 함), Bi_4-xLa_xTi₃O₁₂(이하 BLT라 함), Bi₄Ti₃O₁₂(이하, BIT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂ 등을 사용하고 있다.

도1a 내지 도1f는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도이다.

먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 제1 층간절연막(12)을 형성한 후, 제1 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.

이어서 하부전극용 도전막(14)/유전체박막(15)/상부전극용 도전막(16)을 차례로 형성한다.

이어서 도1b에 도시된 바와 같이, 하부전극용 도전막(14)/유전체박막(15)/상 부전극용 도전막(16)을 패터닝하여 캐패시터(14',15',16')를 형성한다. 여기서 도시되지는 않았으나, 하부전극(14')을 금속막으로 사용함으로써 하부층간절연막(12)과 하부전극간의 접착특성을 개선하기 위하여 통상적으로 Al₂O₃등의 접착특성이 좋은 물질을 접착막으로 하부전극밑에 형성하고, 그 상부에 하부전극을 형성한다.

또한 하부전극은 하나의 금속, 예컨대 백금등으로 사용할 수도 있으나 Pt/IrO₂/Ir등의 다층으로 형성하는데, 여기서 백금은 전극물질로, 이리듐은 후속 강유전체 또는 고유전체의 특성향상을 위해 실시하는 산소분위기의 고온 열공정에서 산소가 하부구조로 침투하는 것을 방지하는 역할을 하며, 이리듐옥사이드는 백금과 이리듐의 상호 물질확산방지막으로 사용된 것이다.

이어서 도1c에 도시된 바와 같이, 캐패시터(14)를 덮을 수 있도록 캐패시터절연막(17)를 형성하고 화학적기계적연마공정등을 이용하여 상부전극(16')이 노출되도록한다.

이어서 도1d에 도시된 바와 같이, 상부전극(16')과 연결될 금속배선 공정을 위하여 제2 층간절연막(18)을 형성한다.

이어서 도1e에 도시된 바와 같이, 상부전극(16')이 노출되도록 콘택홀을 형성하고, 콘택홀 내부에 금속막으로 매립하여 금속배선(19)을 형성한다.

도1g는 종래기술에 의해 제조된 캐패시터와 캐패시터의 상부전극과 연결된 금속배선을 나타낸 평면도이다.

전술한 바와 같이 종래에 캐패시터를 형성하고 나서 캐패시터의 상부전극과 상부의 배선연결을 위해서 상부전극마다 콘택홀을 형성하고 콘택홀을 금속막으로 매립하여 금속배선을 형성하였다.

반도체 메모리셀의 정보저장용 장치로 이용되는 캐패시터의 상부전극층 위에서 바로 콘택홀 식각공정을 하게 되면 강유전체에 플라즈마 데미지를 주게 되어 강유전체 특성의 열화를 가져오게 된다.

이를 회복시키기 위해서 후속 열처리 공정을 추가하는 데, 이 때에도 모든 셀의 캐패시터특성을 고르게 개선하는 것을 현실적으로 어렵다. 더욱 셀의 사이즈가 점점축소 됨에 따라 캡 사이즈 또한 작아지므로 상부전극과 금속배선과의 연결을 위한 콘택홀 공정은 더욱 어려워지고 있다.

본 발명은 캐패시터 상부전극과 상부의 금속배선과 연결하는 배선공정에서 콘택홀을 형성하지 않아 제조공정이 보다 단순화된 캐패시터 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명은 기판상에 하부전극용 전도막/유전체박막/상부전극용 전도막을 차례로 형성하는 단계; 상기 하부전극용 전도막/유전체박막/상부전극용 전도막을 패터닝하여 하부전극/유전체박막/상부전극으로 구성되는 캐패시터를 형성하는 단계; 상기 캐패시터를 덮도록 Al₂O₃막을 형성하는 단계; 상기 Al₂O₃막 상에 상기 캐패시터를 덮도록 캐패시터 절연막을 형성하는 단계; 상기 캐패시터의 상부전극이 노출되도록 캐패시터 절연막 및 Al₂O₃막을 제거하여 평탄화 시키는 단계; 평탄화된 상기 기판 전면에 금속막을 형성하는 단계; 및 상기 금속막이 상기 상부전극상에만 남도록 상기 금속막을 패터닝하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e는 본 발명에 의한 바람직한 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타내는 공정단면도이다.

먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 제1 층간절연막(22)을 형성한 후, 제1 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다. 콘택플러그(23)를 형성하는 도전성 물질은 텅스텐 또는 폴리실리콘막으로 형성한다.

이어서 하부전극용 도전막(24)/유전체박막(25)/상부전극용 도전막(26)을 차례로 형성한다. 여기서 유전체 박막(25)은 Ta₂O₅, BST등의 고유전체 물질이나, PZT, PLZT, SBT, SBTN, BLT, BIT등의 강유전체 물질을 사용할 수 있다.

이어서 도2b에 도시된 바와 같이, 하부전극용 도전막(24)/유전체박막(25)/상 부전극용 도전막(26)을 패터닝하여 캐패시터(24',25',26')를 형성한다. 여기서 도시되지는 않았으나, 하부전극(24')을 금속막으로 사용함으로써 하부층간절연막(22)과 하부전극간의 접착특성을 개선하기 위하여 통상적으로 Al₂O₃막 또는 TiO₂막, TaO₂막, TiN막등의 접착특성이 좋은 막을 접착막으로 하부전극밑에 형성하고, 그 상부에 하부전극을 형성한다.

이어서 도2c에 도시된 바와 같이, 캐패시터(24)를 덮을 수 있도록 캐패시터절연막(27)를 형성하고 화학적기계적연마공정등을 이용하여 상부전극(26')이 노출되도록한다. 이 때 패터닝되어 완성된 캐패시터의 표면을 따라 Al₂O₃막을 형성하고 그 상부에 절연막(27)을 형성하고 절연막(27) 평탄화 공정시 상부전극상에 형성된 Al₂O₃막을 제거하는 공정으로 진행하게 되면, 유전체 박막의 측벽에서 캐패시터절연막(27)과의 접착성을 향상시켜 후속 공정에서 캐패시터의 구조적 안정성을 가질 수 있다. 캐패시터절연막(27)은 PSG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막등을 사용하거나 열적산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시 형성하는 막)을 형성할 수 있다.

이어서 도2d에 도시된 바와 같이, 상부전극(26')과 연결될 금속배선 공정을 위하여 배선용 금속막(28)을 형성한다.

이어서 도2e에 도시된 바와 같이, 배선용 금속막(28)을 패터닝하여 플레이터 구조의 금속배선(28')을 형성한다. 이 때 상부전극상에 콘택홀이 필요하지 않아 그에 따른 콘택홀 노광 및 식각공정등을 줄일 수 있고, 콘택홀 형성시 생기는 플라즈마 데미지를 제거할 수 있다. 금속배선으로는 구리, 텅스텐 또는 알루미늄등을 사용한다.

도2f는 본 발명에 의해 제조된 캐패시터와 캐패시터의 상부전극과 연결된 금속배선을 나타낸 평면도이다.

도2f를 참조하여 살펴보면, 콘택홀에 매립되지 않은 상부전극(26')과 연결된 금속배선(28')이 형성되어 있는 것을 알 수 있다.

본 발명에 의해 캐패시터의 상부전극 층 위에 바로 콘택홀 식각공정에 따른 강유전체 축전기에 플라즈마를 원천적으로 제거할 수 있고, 이로 인해 후속 열처리공정 또한 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해서 캐패시터의 상부전극과 금속배선과의 연결을 위한 콘택홀 공정이 생략되어, 콘택홀 공정시 발생하는 캐패시터가 플라즈마데미지를 입지않으며,열화된 캐패시터의 유전체특성 향상을 우한 후속열처리공정을 생략할 수 있어 반도체 제조공정상 신뢰도를 높일 수 있다.

Claims

기판상에 하부전극용 전도막/유전체박막/상부전극용 전도막을 차례로 형성하는 단계;

상기 하부전극용 전도막/유전체박막/상부전극용 전도막을 패터닝하여 하부전극/유전체박막/상부전극으로 구성되는 캐패시터를 형성하는 단계;

상기 캐패시터를 덮도록 Al₂O₃막을 형성하는 단계;

상기 Al₂O₃막 상에 상기 캐패시터를 덮도록 캐패시터 절연막을 형성하는 단계;

상기 캐패시터의 상부전극이 노출되도록 캐패시터 절연막 및 Al₂O₃막을 제거하여 평탄화 시키는 단계;

평탄화된 상기 기판 전면에 금속막을 형성하는 단계; 및

상기 금속막이 상기 상부전극상에만 남도록 상기 금속막을 패터닝하는 단계

를 포함하는 반도체 장치의 캐패시터 제조방법.
제 1 항에 있어서,

상기 금속막은 알루미늄, 구리 또는 텅스텐인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.