KR100582352B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers

Abstract

본 발명은 하부전극의 금속원자가 캐패시터의 열공정시에 확산되지 않아, 캐패시터의 특성이 열화되지 않는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 소정공정이 완료된 기판상에 이리듐/이리듐산화막/백금막으로 형성된 하부전극을 형성하는 단계; 상기 이리듐 하부전극의 측면이 노출시키지 않도록, 하부전극의 측벽에 실리콘질화막을 형성하는 단계; 상기 하부전극을 덮을 수 있도록 층간절연막을 형성하는 단계; 상기 층간절연막을 제거하여 상기 백금 하부전극의 표면이 노출되게 하되, 상기 백금 하부전극의 측면이 노출되도록 상기 층간절연막을 일정부분 리세스시키는 단계; 노출된 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극을 형성하는 단계; 및 상기 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
반도체, 메모리, 캐패시터, 유전체 박막, 강유전체.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
도2a 내지 도2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
34 : 하부전극
35 : 실리콘질화막
36 : 층간절연막
37 : 유전체 박막
38 : 상부전극
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C= ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증 대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다.
전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 HfO2, Ta2O5, (Ba,Sr)TiO3(BST) 등의 고유전체 물질이나, (Pb,Zr)TiO3 (PZT), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-x LaxTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(RuO2), 루테늄산화막(IrO2)등을 사용하고 있다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타 내는 도면이다.
도1a를 참조하여 살펴보면, 종래기술에 의한 캐패시터 제조방법은 먼저 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
이어서 이리듐(14a)/이리듐산화막(14b)/백금(14c)으로 적층된 하부전극(14)을 형성한다.
이어서 도1b에 도시된 바와 같이, 하부전극(14)을 덮을 수 있도록 층간절연막(15)을 형성한다.
이어서 도1c에 도시된 바와 같이, 층간절연막(15)를 제거하여 하부전극(14)의 표면이 노출되도록 하는데, 하부전극(14)의 측면도 일정부분 노출되도록 리세스(recess)시킨다.
이어서 도1d에 도시된 바와 같이, 하부전극(14) 상에 유전체 박막을 형성하고, 그 상부에 상부전극(17)을 형성한다. 유전체 박막의 특성향상을 위한 열공정을 진행한다.
전술한 바와 같이 하부전극(14)의 측면을 리세스시킨 다음, 그 상부에 유전체 박막을 형성하게 되면, 리세스된 영역도 캐패시터의 전극표면적으로 할 수 있어 정전용량을 향상시킬 수 있다.
그러나, 과도하게 층간절연막(15)이 리세스되면 하부전극(14)의 이리듐(14a)이 노출되고, 노출된 이리듐(14a)이 후속 유전체 박막 증착 및 열공정 과정에서 주 변으로 크게 확산된다.
특히 확산된 이리듐으로 인해 유전체 박막(15)과 하부전극의 계면에 메탈성 계면을 형성시켜 유전체 박막의 일함수(work function)를 크게 낮추어 누설전류도 크게하여 강유전체 박막의 분극 특성을 심하게 열화시키고, 이로 인하여 캐패시터의 신뢰성이 크게 감소된다.
본 발명은 전술한 문제점을 해결하기 위하여, 하부전극의 금속원자가 캐패시터의 열공정시에 확산되지 않아, 캐패시터의 특성이 열화되지 않는 캐패시터 제조방법을 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위해 소정공정이 완료된 기판상에 이리듐/이리듐산화막/백금막으로 형성된 하부전극을 형성하는 단계; 상기 이리듐 하부전극의 측면이 노출시키지 않도록, 하부전극의 측벽에 실리콘질화막을 형성하는 단계; 상기 하부전극을 덮을 수 있도록 층간절연막을 형성하는 단계; 상기 층간절연막을 제거하여 상기 백금 하부전극의 표면이 노출되게 하되, 상기 백금 하부전극의 측면이 노출되도록 상기 층간절연막을 일정부분 리세스시키는 단계; 노출된 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계; 상기 유전체 박막상에 상부전극을 형성하는 단계; 및 상기 유전체 박막의 특성향상을 위한 열공정을 진행 하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
먼저 도2a에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)이 노출되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.
여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.
이어서 도2b에 도시된 바와 같이, 콘택플러그(33)의 상단 일정부분을 리세스(recess)시킨 다음, 리세스된 곳에 티타늄질화막(TiN)으로 확산방지막(33b)을 형성한다.
이어서 도2c에 도시된 바와 같이, 이리듐(34a)/이리듐산화막(34b)/백금(34c)을 적층된 하부전극(34)을 형성한다.
여기서 하부전극으로 이리듐(34a)/이리듐산화막(34b)/백금(34c)이 적층된 형태로 사용하였으나, 티타늄질화막(TiN), 텅스텐막(W) 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 조합하여 사용할 수 있다.
이어서 도2d에 도시된 바와 같이, 하부전극(34)의 표면을 따라 실리콘질화막(35)을 형성한다. 여기서 형성되는 실리콘질화막(35)의 두께는 2 ~ 5000Å 범위로 형성하며, 화학기상증착법 또는 원자층증착법등을 이용하여 형성한다.
실리콘질화막을 형성할 때의 반응소스는 H2, N2, NH3, Ar, He등을 사용하여 환원분위기에서 공정이 진행되도록 한다.
이어서 도2e에 도시된 바와 같이, 하부전극(34)의 상에 형성된 실리콘질화막(35)을 화학적기계적연마 공정을 통해 제거한다.
이어서 도2f에 도시된 바와 같이, 층간절연막(36)을 형성한 다음, 에치백 공정등을 수행하여 이리듐 하부전극(34a)까지 리세스시킨다. 층간절연막(36)이 형성되는 두께는 100 ~ 10000Å 범위로 형성하며, 스핀온(spin-on) 방법, 플라즈마 인핸스드 화학기상 증착법(Plasma Enhanced Chemical Vapor Deposiotion), 금속유기 화학기상착법(Metal Organic Chemical Vapor Deposiotion), 원자층증착법(Chemical Vapor Deposiotion)등을 이용하여 형성한다. 이 때의 반응소스로는 O2, N2O, H 2O등을 이용하여 산화분위기에서 형성공정을 진행한다.
층간절연막(36)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.
이 때에 종래와는 달리 리세스된 실리콘실화막(35)으로 인해 백금하부전극(34c)은 노출되나, 이리듐 하부전극(34a)이 노출되지 않아, 후속 열공정에서 이리듐이 다른 영역으로 확산되지 경우가 발생하지 않는다.
이어서 도2g에 도시된 바와 같이, 유전체 박막(37)을 형성하고 그 상부에 상부전극용 도전막(38)을 형성한다. 이어서 유전체 박막(37)의 특성향상을 위한 고온열공정을 진행한다.
상부전극용 도전막(38)으로 티타늄질화막, 폴리실리콘막, 텅스텐막(W) 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 사용하거나, 이들의 조합을 이용하여 사용할 수도 있다.
유전체 박막(37)으로는 (Pb,Zr)TiO3(PZT), BaTiO3(BTO), (Bi1- x,Lax)Ti3O12(BLT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta 2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BiT)등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, (Ba1-x,Srx)TiO 3(BST)등의 고유전체 물질을 사용할 수 있다.
유전체 박막(37)은 원자층증착법, 화학기상증착법, 물리기상증착법, 스핀코딩 증착법, 액적화학증착법(liquid source misted chemical deposition)등을 이용하여 형성한다.
유전체 박막(37)을 증착할 때 페롭스카이트 핵성장 방법을 적용하는 경우에는 급속열처리(Rapid Thermal Anneal, RTA)를 400 ~ 900℃ 온도 범위에서 이용한다. 이 때의 열적 램프업(thermal ramp-up)의 속도는 80 ~ 250℃ 범위로 진행한다.
또한 이 때의 열처리 반응 가스는 O2, N2O, N2, Ar, Ne ,Kr, Xe, He등을 이용한다. 또한 유전체 박막을 형성할 때 이단계 급속열처리 공정를 적용하게 되면, 첫번째 단계는 300 ~ 500℃, 두번째 단계는 500 ~ 800℃ 범위에서 공정을 진행한다.
이어서 도2h에 도시된 바와 같이, 상부전극용 도전막(38)을 패터닝하여 상부전극(39)를 형성한다. 이어서 상부전극(39)상에 층간절연막(40)을 형성한다.
이어서 도2i에 도시된 바와 같이, 상부전극(39)이 노출되도록 층간절연막(40)을 선택적으로 제거하여 콘택홀을 만들고, 콘택홀이 매립되는 제1 금속배선(41)을 형성한다. 이어서 제2 층간절연막(42)를 형성하고, 그 상부에 제2 금속배선(43)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 반도체 장치의 캐패시터를 제조하게 되면, 하부전극으로 사용된 이리듐이 실리콘질화막으로 보호되어, 고온 열처리공정에 이리듐의 확산이 일어나지 않아서 보다 신뢰성있는 캐패시터를 제조할 수 있다.

Claims (11)

  1. 소정공정이 완료된 기판상에 이리듐/이리듐산화막/백금막으로 형성된 하부전극을 형성하는 단계;
    상기 이리듐 하부전극의 측면이 노출시키지 않도록, 하부전극의 측벽에 실리콘질화막을 형성하는 단계;
    상기 하부전극을 덮을 수 있도록 층간절연막을 형성하는 단계;
    상기 층간절연막을 제거하여 상기 백금 하부전극의 표면이 노출되게 하되, 상기 백금 하부전극의 측면이 노출되도록 상기 층간절연막을 일정부분 리세스시키는 단계;
    노출된 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계;
    상기 유전체 박막상에 상부전극을 형성하는 단계; 및
    상기 유전체 박막의 특성향상을 위한 열공정을 진행하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘질화막으로 형성하는 단계는
    상기 실리콘질화막을 상기 하부전극의 표면을 따라 형성하는 단계; 및
    화학적기계적 연마공정을 이용하여 상기 하부전극의 표면에 형성된 상기 실 리콘질화막을 제거하여, 상기 하부전극의 측면만 실리콘질화막이 남도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 제 2 항에 있어서,
    상기 실리콘질화막은
    원자층증착법 또는 화학기상증착법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  4. 제 2 항에 있어서,
    상기 실리콘질화막은
    2 ~ 5000Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 층간절연막을 일정부분 리세스시키는 단계는 에치백 공정을 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은
    USG막, PSG막, BPSG막, HDP 산화막, SOG막, TEOS막, HDP를 이용한 산화막 중 선택된 하나를 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 층간절연막은
    스핀온 방법, 플라즈마 인핸스드 화학기상 증착법, 금속유기 화학기상착법 또는 원자층증착법중에서 선택된 하나를 이용하여 증착하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 층간절연막을 증착할 때에 반응소스로는 O2, N2O 또는 H2O중 선택된 하나를 이용하여 산화분위기에서 형성공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 유전체 박막은
    PZT, BTO, BLT, PLZT, SBT, SBTN 또는 BiT 중에서 선택된 하나를 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 유전체 박막은
    Ta2O5, Al2O3, La2O3, HfO2 , SrTiO3, 또는 BST 중에서 선택된 하나를 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 유전체 박막은 100 ~ 10000Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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* Cited by examiner, † Cited by third party
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