KR100633330B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 캐패시터의 유전체 박막으로 BST 박막을 사용하였을 때에, BST 박막과 유사한 조성을 가지는 물질을 전극막으로 사용하여 제조공정이 간편해진 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정 공정이 완료된 기판 상에 시드층으로 제1 하부전극용 BSR 박막을 형성하는 단계와, 상기 제1 하부전극용 BSR 박막의 유기불순물을 제거하기 위한 산소열처리 공정을 진행하는 단계와, 상기 제1 하부전극용 BSR 박막의 결정성 향상을 위한 질소열처리 공정을 진행하는 단계와, 상기 제1 하부전극용 BSR 박막상에 제2 하부전극용 BSR 박막을 형성하는 단계와, 상기 하부전극상에 유전체 박막으로 BST 박막을 형성하는 단계와, 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
반도체, 메모리, 캐패시터, BSR, BST.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도1a와 도1b는 종래기술에 의한 반도체 장치의 캐패시터를 나타내는 도면.
도2a와 도2d는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판
34 : 베리어메탈
34a : 제1 하부전극용 BSR박막
34b : 제2 하부전극용 BSR박막
36 : 유전체 박막용 BST박막
37 : 상부전극
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 BST박막을 유전체 박막으로 사용하는 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C= ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증 대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다.
전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 HfO2, Ta2O5, (Ba,Sr)TiO3(BST) 등의 고유전체 물질이나, (Pb,Zr)TiO3(PZT), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLa xTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 백금(Pt), 이리듐(Ir), 루테늄(Ru), 루테늄듐산화막(RuO2), 이리듐산화막(IrO2)등을 사용하고 있다.
도1a와 도1b는 종래기술에 의한 반도체 장치의 캐패시터를 나타내는 도면이 다.
종래기술에 의한 반도체 장치의 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 먼저 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)이 노출되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 여기서 콘택플러그(13)은 주로 도전성 폴리실리콘을 이용하여 형성한다.
이어서 그 상부에 하부전극(14)을 형성하고, 하부전극(14)상에 유전체 박막(15)을 형성한다.
이어서 도1b에 도시된 바와 같이, 유전체 박막(15)상에 상부전극(16)을 형성한다.
이 때 유전체 박막으로 (Ba,Sr)TiO3(이하 BST이라 함)를 사용하게 되면, 전술한 바와 같이 상, 하부전극막을 이리듐이나 루테늄등의 귀금속을 사용하게 된다.
많은 고유전율 재료들 중에서 페로브스카이트(perovskite) 구조를 갖는 BST박막은 높은 유전율과 우수한 절연 특성을 가지며, 고주파에서도 유전 분산과 유전 손실이 작고, 상온에서 상유전상으로 존재하여 피로(fatigue)나 열화(degradation) 등의 문제가 없으므로 높은 유전율과 낮은 누설전류 특성이 요구되는 고밀도 고집적 커패시터에 적용 가능성이 높다.
그러나, BST 박막의 유전상수와 누설전류는 BST 박막의 제조 공정과 BST박막과 접촉되는 캐패시터의 전극 물질의 종류에 따라 현격한 차이가 나타내고 있으며, 조성된 BST박막도 조성비에 따라 특성이 크게 달라지는 것으로 알려져 있다.
그런데, 통상 이리듐같은 귀금속을 전극막으로 사용한뒤에 유전체 박막으로 BST 박막을 조성하다보니, BST 물질과 전혀 조성에서 관계가 없는 귀금속상에 BST 물질을 안정적으로 형성하는 것이 매우 어렵다.
본 발명은 캐패시터의 유전체 박막으로 BST 박막을 사용하였을 때에, BST 박막과 유사한 조성을 가지는 물질을 전극막으로 사용하여 제조공정이 간편해진 캐패시터 제조방법을 제공함을 목적으로 한다.
본 발명은 소정 공정이 완료된 기판 상에 시드층으로 제1 하부전극용 BSR 박막을 형성하는 단계와, 상기 제1 하부전극용 BSR 박막의 유기불순물을 제거하기 위한 산소열처리 공정을 진행하는 단계와, 상기 제1 하부전극용 BSR 박막의 결정성 향상을 위한 질소열처리 공정을 진행하는 단계와, 상기 제1 하부전극용 BSR 박막상에 제2 하부전극용 BSR 박막을 형성하는 단계와, 상기 하부전극상에 유전체 박막으로 BST 박막을 형성하는 단계와, 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
본 발명은 캐패시터의 유전체 박막으로 BST박막을 사용할 때에, 하부전극막으로 BST유전물질과 구조적 화학적으로 유사한 BSR물질을 사용하여, 두 물질간의 저유전 계면 반응층의 생성을 억제시켜 고유전 특성을 얻을 수 있는 캐패시터 제조방법이다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a와 도2d는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 도면이다.
본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 먼저 도2a에 도시된 바와 같이, 먼저 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)이 노출되는 콘택홀을 형성한다.
층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서, 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. 여기 서 콘택플러그(33)는 주로 도전성 폴리실리콘을 이용하여 형성한다.
이어서 콘택플러그(33)의 표면에 접속되도록 티타늄실리사이드(34)를 형성한다. 티타늄실리사이드(34)는 후속공정에서 형성된 BST 하부전극과 폴리실리콘으로 형성된 콘택플러그와의 접촉저항이 증가되는 것을 방지하기 위해 형성된 확산방지막역할을 한다.
또한 BSR 박막이 산화물 전극이기 때문에 바로 폴리실리콘 콘택플러그(33)상에 형성되면, BSR 박막의 산소와 콘택플러그의 폴리실리콘이 반응하여 전기적인 특성이 않좋은 화합물을 만들게 되는 데, 이를 방지하는 역할도 한다.
즉, 티타늄실리사이드(34)는 산소가 콘택플러그로 들어가지 못하는 방지막 역할도 하는 것이다.
이어서 도2b에 도시된 바와 같이, 제1 하부전극용 BSR박막(35a)을 형성한다. BSR(Ba,Sr(RuO3))은 Br과 Sr과 Ru가 조합된 산화물로서 그 상부에 형성될 BST박막과 유사한 조성을 가지고 있기 때문에, 다른 전극막보다 신뢰성있는 공정셋업에 매우 유리한 박막이다.
한편, 고유전율을 가지는 BST 박막을 유전체 박막으로 사용한다고 하더라도 반도체 메모리 장치가 고집적되면서 하나의 단위셀의 면적이 매우 줄어듦으로해서 유전체 박막으로 형성된 BST 박막의 두께를 이전보다 더 줄여야 하는 상황이다.
구체적으로는 500Å 정도로 형성하던 것을 200 ~ 300Å정도로 줄여야 하는 상황이다. 이렇게 BST 박막의 두께를 줄이게 되면 평면형(planar) 구조로 캐패시 터를 제조하기가 매우 어려워 스택(stack)구조로 제조할수 밖에 없다.
스택구조로 캐패시터를 만들게 되면 하부전극의 단차 피복성(step coverage)이 매우 중요하게 된다.
따라서 하부전극을 형성할 때에는 스퍼트링(sputtering))을 이용한 증착방법보다 금속유기화학증착법(Metal Organic Chemical Vapor Deposition, MOCVD)을 이용하여 형성한다.
특히 보다 우수한 단차 피복성을 얻기 위해 저온 금속유기 화학 증착법(Low Temperature MOCVD)을 이용하여 형성한다. 저온 금속유기 화학 증착법은 낮은 재현성, 웨이퍼내의 불균일성, 그리고 원료 물질의 미분해등으로 인해 많은 재약을 받고 있다.
따라서 통상적으로 사용하는 TetraMethylHeptaneDionato(TMHD) 계열 원료를 사용하여 진행할 수도 있으나, 상기의 물질은 원료의 분해와 oligomerizaion등으로 시간이 지나감에 따라 원료의 증기압이 줄어드는 문제점이 있다.
따라서 본 실시예에서는 바람직하게 열적으로 안정한 유기 금속원료인 MethoxyEthoxyTetramethylHeptaneDionato Barium(이하 Ba(METHD)2)와, MethoxyEthoxyTetramethylHeptaneDionato Strontium(이하 Sr(METHD)2)와, MethoxyEthoxyTetramethylHeptaneDionato Ruthenium(이하 Ru(METHD)3)를 유기용매[butylacetate(C6H12O2)](C6H12O2)]에 희석시켜 만든 싱글 칵테일 소스(single cocktail)를 사용하여 제1 하부전극용 BSR 박막(35a)을 형성한다.
제1 하부전극용 BSR 박막(35a)을 50Å 정도로 전술한 칵테일 소스를 이용하여 형성한다.
MOCVD로 BSR 박막을 형성할 때에는 C나 H가 함유되어 MO 전구체(precusor)를 사용하기 때문에 형성후 C나 H같은 유기 불순물이 BSR 박막에 포함된다. 이러한 불순물은 BSR 박막의 전도성을 떨어뜨릴 뿐만 아니라 막질의 특성을 열화시켜 누설전류 특성을 증가시키게 된다.
따라서 초기에 50Å 미만의 1차 BSR 박막(35a)를 증착후 소스공급을 중단하고 온도를 700도까지 승온시킨 후 산소와 질소를 인시츄(in-situ)로 공급하는 공정을 진행한다. 이 때 온도가 800도이상이 되면 BSR박막각각의 원소와 산소와 반응하여 환원반응을 일으킬 수가 있다. 그러므로 온도를 500 ~ 800도 내외로 하되 800도는 넘지 않도록 유지해야 한다.
이 때 산소열처리는 BSR 박막(35a) 내에 함유되어 있는 유기물을 효과적으로 제거하기 위한 것이고, 질소 열처리는 BSR 박막의 결정성을 향상시켜 전도성을 증가시킬 수 있다.
또한 산소열처리는 BSR 박막내의 유기 불순물이 완정히 제거되고, 산소확산 방지막인 티타늄실리사이드막(34)의 산화가 일어나지 않도록 짧은 시간에 처리한다.(예를 들어 5분 이내)
여기서 산소열처리후 질소 열처리를 수행해야 하는데, 질소 열처리를 먼저 수행하게 되면 박막내 유기물과 결정화가 이루어져 후속 산소 열처리시 유기물이 완전히 제거 되지 못할 수도 있기 때문이다.
여기서 제1 하부전극용 BSR 박막(35a)의 형성은 MOCVD 공정을 이용했으나, 스퍼터, 증발기등을 이용하여 증착할 수도 있다.
또한, 산소처리공정과 질소처리공정을 인시츄로 하는 것으로 설명하였으나, 각각의 공정을 두번에 나누어 익스츄(Ex-situ)로 진행할 수도 있다.
이어서 도2c에 도시된 바와 같이, 제2 하부전극용 BSR 박막(35b)을 형성한다. 이렇게 두개의 층으로 BSR 박막을 형성하는 이유는 하부에 있는 확산방지막인 티타늄실리사이드(34)와 결정방향이 틀리기 때누에 에피텍셜(epitaxial)한 박막을 형성할 수 없기 때문에 초기에 제1 하부전극용 BSR박막(35a)을 시드층으로 형성하고, 열처리를 통해 제1 하부전극용 BSR박막(35a)의 결정성을 향상시킨 다음 제2 하부전극용 BSR박막(35b)을 형성하는 것이다.
제1 하부전극용 BSR박막(35a)와 제2 하부전극용 BSR박막(35b)은 전술한 바와 같이 MOCVD 방법으로 증착하게 되는데, 소스가 증발기(vaporizer)를 지나면서 전구체가 형성되고, 적절한 조건하에서 전구체가 분해되어 Ba, Sr, Ru가 기판에 증착됨으로서 BSR 박막이 형성되는 것이다.
여기서 1차 BSR 박막(35a)를 형성한 후에 열처리를 하는 것을 유전체 박막의 결정화가 향상되고, 2차 BSR 박막이 에피텍셜한 성장을 할 수 있기 때문이다.
이 때 제1 하부전극용 BSR박막(35a)와 제2 하부전극용 BSR박막(35b)의 두께는 200 ~ 300Å 정도가 되도록 진행한다.
이 때의 공정조건은 증착온도가 500℃, 증착압력은 2Torr 정도로 유지한다. 산화제는 O2를 사용하는데, 플로우비율은 100 ~ 700sccm이다. 최종적으로 BSR 박막의 Ba, Sr, Ru 비율은 0.5 : 0.5 : 1이 되도록 한다.
이어서 형성된 BSR 박막의 특성향상을 위한 급속열처리 공정을 진행한다.
이어서 도2d에 도시된 바와 같이 BSR 하부전극(35)상에 BST 유전체 박막(36)을 형성한다.
BST 유전체 박막(36)은 하부전극이 BSR 박막이므로 그 상부에 형성이 되는 것이어서, 에피텍셜한 성장을 할 수 있다.
이어서 BST 유전체 박막(36)상에 상부전극(37)을 형성한다.
상부전극(37)은 하부전극으로 사용된 BSR 박막을 사용하거나, 다른 금속물질 예를 들어 티타늄질화막(TiN),탄탈륨질화막(TaN), 텅스텐막(W), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN), 루테늄산화스트룐튬막(SrRuO3)등을 사용하거나, 이들의 조합을 이용할 수 있다.
상부전극(37)으로 BSR 박막을 사용하는 경우에는 전술한 하부전극을 형성할 때의 공정조건과 같이 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 캐패시터의 유전체 박막을 BST 박막을 형성할 때에 하부전극을 BSR 박막을 형성함으로서, 유사한 결정구조를 가진 하부전극상에 유전체 박막을 형성할 수 있어 보다 안정적인 캐패시터 제조가 가능해 졌다.
또한, BSR 하부전극은 먼저 시드층을 얇게 형성하고 산소 및 질소 열처리 공정을 진행하여 유기 불순물을 제거한 다음 시드층 상부에 BSR 하부전극막을 형성B으로서 최종적으로 형성된 BSR 박막의 특성(누설전류 특성)이 향상되어 신뢰성이 있는 캐패시터의 제조가 가능해 졌다.

Claims (14)

  1. 소정 공정이 완료된 기판 상에 시드층으로 제1 하부전극용 BSR 박막을 형성하는 단계;
    상기 제1 하부전극용 BSR 박막의 유기불순물을 제거하기 위한 산소열처리 공정을 진행하는 단계;
    상기 제1 하부전극용 BSR 박막의 결정성 향상을 위한 질소열처리 공정을 진행하는 단계;
    상기 제1 하부전극용 BSR 박막상에 제2 하부전극용 BSR 박막을 형성하는 단계;
    상기 하부전극상에 유전체 박막으로 BST 박막을 형성하는 단계; 및
    상기 유전체 박막상에 상부전극을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 상부전극은 BSR 박막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 산소열처리 공정과 상기 질소 열처리공정은 인시츄로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 산소열처리 공정과 상기 질소 열처리공정은 익스츄로 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 산소열처리 또는 질소 열처리 공정은
    500 ~ 800도 범위에서 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  8. 제 1 항에 있어서
    상기 제1 및 제2 하부전극용 BSR 박막은 총 200 ~ 300Å 의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 하부전극용 BSR 박막과 상기 제2 하부전극용 BSR 박막은 MOCVD 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  10. 제 9 항에 있어서
    상기 MOVCD 공정은 500도에서, 증착압력은 2Torr, 산화제로는 O2를 100 ~ 700 sccm의 플로우비율로 하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 BSR 박막을 형성하기 전,
    상기 기판과 하부전극 사이에 티타늄실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 제2 하부전극용 BSR 박막 형성 후,
    상기 BSR 박막의 특성 향상을 위한 급속열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  13. 삭제
  14. 삭제
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