KR100729231B1 - 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
향상된 특성을 갖는 강유전체 구조물, 강유전체 구조물의 제조 방법, 강유전체 구조물을 포함하는 강유전체 캐패시터, 강유전체 캐패시터의 제조 방법, 강유전체 캐패시터를 구비하는 반도체 장치 및 그 제조 방법이 개시된다. 제1 금속 산화물을 사용하여 제1 하부 전극막을 형성한 후, 제1 하부 전극막 상에 제2 하부 전극막을 형성한다. 제2 하부 전극막은 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 사용하여 형성된다. 제1 하부 전극막 아래에는 제2 금속 또는 제2 금속 질화물로 이루어진 접착층이 형성된다. 제2 하부 전극막 상에 강유전체층을 형성한 다음, 강유전체층 상에 제2 금속 산화물을 사용하여 제1 상부 전극막을 형성한다. 제1 상부 전극막 상에 제2 합금을 사용하여 제2 상부 전극막을 형성한다. 제1 및 제2 상부 전극막을 포함하는 강유전체 구조물의 분극 또는 데이터 보존력의 향상, 피로 저항 증가, 센싱 마진의 증가 등과 같이 강유전적 및 전기적 특성을 크게 개선할 수 있으며, 이러한 강유전체 구조물을 갖는 강유전체 캐패시터의 강유전적 및 전기적 특성을 현저하게 향상시킬 수 있다.
Description
도 1은 종래의 강유전체 캐패시터의 단면도이다.
도 2는 도 1에 도시한 종래의 캐패시터의 상부 전극에 대한 열처리 온도에 따른 스트레스를 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 강유천체 구조물의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 강유천체 구조물의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 공정 순서도이다.
도 7 내지 도 10은 도 6에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 강유전체 캐패시터의 단면도이다.
도 12 내지 도 14는 도 11에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실험예 1에 따른 강유전체 캐패시터의 제1 상부 전극막과 제1 상부 전극막 사이에 발생되는 스트레스를 나타내는 그래프이다.
도 16은 실험예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생되는 스트레스와 비교예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생되는 스트레스를 나타내는 그래프이다.
도 17은 비교예 1에 따른 강유전체 캐패시터의 단면을 전자 현미경을 이용하여 촬영한 사진이다.
도 18은 비교예 1에 따른 강유전체 캐패시터의 인가되는 전압에 따른 분극을 나타내는 분극-전압 이력곡선(P-V hysteresis)을 나타내는 그래프이다.
도 19는 비교예 2에 따른 강유전체 캐패시터의 인가되는 전압에 따른 분극을 나타내는 분극-전압 이력곡선을 나타내는 그래프이다.
도 20은 실험예 1 및 비교예 1에 따른 강유전체 캐패시터들의 분극-전압 이력곡선들을 비교한 그래프이다.
도 21은 실험예 1 및 비교예 1에 따른 강유전체 캐패시터들의 인가된 전압에 따른 최대 분극값들 및 최소 분극값들을 측정한 그래프이다.
도 22는 실험예 1 및 비교예 1에 따른 강유전체 캐패시터들의 인가된 전압에 따른 2Pr값들을 측정한 그래프이다.
도 23은 실험예 1에 따른 강유전체 캐패시터의 프로그래밍 사이클에 따른 분극의 변화를 나타내는 그래프이다.
도 24는 실험예 1에 따른 강유전체 캐패시터의 프로그래밍 사이클에 따른 분 극-전압 이력곡선의 변화를 나타내는 그래프이다.
도 25는 비교예 1에 따른 강유전체 캐패시터의 시간에 따른 분극값의 변화를 나타내는 그래프이다.
도 26은 실험예 1에 따른 강유전체 캐패시터의 시간에 따른 분극값의 변화를 나타내는 그래프이다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 28 내지 도 30은 도 27에 도시한 반도체 장치의 제조 공정을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 155, 223, 327：제1 하부 전극막
105, 160, 227, 333：제2 하부 전극막
110, 165, 235, 340, 515：하부 전극
115, 170, 237, 343：강유전체층
120, 175, 243, 347：제1 상부 전극막
125, 180, 247, 353：제2 상부 전극막
130, 185, 255, 357, 520：상부 전극
140, 190：강유전체 구조물 150, 323：접착층
200, 300：기판 205, 305：하부 구조물
210, 310：절연 구조물 220, 320：패드
225, 330, 485：제1 하부 전극막 패턴
230, 335, 490：제2 하부 전극막 패턴
240, 345, 495：강유전체층 패턴
245, 350, 500：제1 상부 전극막 패턴
250, 355, 505：제2 상부 전극막 패턴
257, 359：하드 마스크 패턴
260, 360, 525：강유전체 캐패시터
325：접착층 패턴 400：반도체 기판
405：소자 분리막 410：게이트 산화막 패턴
415：게이트 전극 420：게이트 마스크
425：게이트 스페이서 430：게이트 구조물
435：제1 콘택 영역 440：제2 콘택 영역(440)
445：제1 층간 절연막 450：제1 패드
455：제2 패드 460：제2 층간 절연막
470：하부 배선 475：제3 층간 절연막
480：제3 패드 510：장벽층
530：제4 층간 절연막 535：로컬 플레이트 라인
540：제5 층간 절연막 545：상부 배선
550：제6 층간 절연막 555：메인 플레이트 라인
본 발명은 강유전체 구조물, 강유전체 구조물의 제조 방법, 강유전체 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 개선된 강유전적 및 전기적 특성을 갖는 강유전체 구조물, 강유전체 구조물의 제조 방법, 개선된 강유전적 및 전기적 특성을 갖는 강유전체 구조물을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 구분될 수 있다. 휘발성 반도체 메모리 장치는 DRAM 장치나 SRAM 장치와 같이 전원 공급이 중단되었을 경우에 저장된 데이터가 상실되는 메모리 장치이다. 이에 반하여, EPROM 장치, EEPROM 및 플래시 장치 등의 불휘발성 반도체 메모리 장치는 전원 공급이 중단되어도 저장된 데이터를 상실하지 않는 장치이다. 상기 휘발성 반도체 메모리 장치의 경우 데이터의 휘발성으로 인하여 사용에 제한이 있으며, 상기 불휘발성 반도체 메모리 장치의 경우에도 그 집적도가 낮고, 동작 속도가 느리며, 고전압을 필요로 하는 단점으로 인하여 그 사용이 제한적이다. 전술한 문제점들을 해결하기 위하여, 강유전성 물질을 이용한 반도체 메모리 장치에 대한 연구가 활발하게 진행되고 있다.
PZT[PT(Zr, Ti)O3], SBT(SrBi2Ta2O9) 또는 BLT[(Bi, La)TiO3] 등과 같은 강유전체는 인가되는 전계에 따라 발생된 분극이 전계가 제거된 후에도 잔존하며, 이러한 분극의 배열 방향을 인가되는 전계의 방향에 따라 변화시킬 수 있는 물질을 말 한다. 상기 강유전체를 이용한 FRAM 장치는 강유전체의 이중 안정적인 분극 상태를 이용한 불휘발성 반도체 메모리 장치에 속한다. 상기 FRAM 장치는 DRAM 장치의 유전체를 강유전체로 대체한 구조를 가질 수 있으며, 전원이 지속적으로 인가되지 않더라도 저장된 정보를 유지하는 특성을 지닌다. 또한, 상기 FRAM 장치는 빠른 동작 속도. 저전압에서의 동작 및 높은 내구성으로 인하여 차세대 불휘발성 반도체 메모리 장치로 주목받고 있다. 현재, 강유전성 물질로서 PZT[PT(Zr, Ti)O3], SBT[Sr(Bi, Ti)O3] 또는 BLT[Bi(La, Ti)O3] 등이 활발하게 연구되고 있다.
전술한 강유전체를 포함하는 강유전체 캐패시터는 대한민국 공개특허 제1998-28587호, 대한민국 공개특허 제2003-45631호, 일본 공개특허 제2002-270785호, Yamakawa 등에게 허여된 미국특허 제6,351,006호 또는 Fujiki 등에게 허여된 미국특허 제6,194,228호에 개시되어 있다.
도 1은 상기 국내 공개특허 제2003-45631호에 개시된 강유전체 캐패시터의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 강유전체 캐패시터(60)는 열산화막(10)을 갖는 반도체 기판(5) 상에 형성된다. 강유전체 캐패시터(60)는 하부 전극(25), 강유전체층(45) 및 상부 전극(57)을 포함한다.
하부 전극(25)은 열산화막(10) 상에 형성된 제1 이리듐 산화물(IrOX)층(15)과 이리듐 산화물층(15) 상에 형성된 백금(Pt)층(20)을 구비한다. 하부 전극(25)은 열산화막(10) 보다 작은 면적으로 형성된다.
강유전체층(45)은 백금층(20) 상에 순차적으로 형성된 제1 내지 제3 PZT계 물질층(30, 35, 40)을 포함한다. 제1 내지 제3 PZT계 물질층(30, 35, 40)은 각기 스핀 코팅(spin coating) 공정 및 열분해(thermal decomposition) 공정을 통하여 백금층(20) 상에 차례로 적층된다. 강유전체층(45)은 하부 전극(25) 보다 작은 면적을 가진다.
강유전체층(45) 상에 형성된 상부 전극(57)은 스트론튬-루테늄 산화물(SrRuO3; SRO)층(50) 및 제2 이리듐 산화물층(55)을 포함한다. 스트론튬-루테늄 산화물층(50)과 제2 이리듐 산화물층(55)은 강유전체층(45)과 동일한 면적으로 형성된다. 상부 전극(57)은 주로 스퍼터링(sputtering) 공정을 이용하여 형성된다. 스트론튬-루테늄 산화물층(50)의 결정성을 향상시키는 동시에 상기 스퍼터링 공정 동안 발생된 손상을 큐어링(curing)하기 위하여 상부 전극(57)에 대하여 약 600℃ 정도의 온도에서 약 1분 동안 열처리 공정을 수행한다.
도 2는 도 1에 도시한 종래의 캐패시터의 상부 전극에 대한 열처리 온도에 따른 스트레스를 나타내는 그래프이다. 도 2에 있어서 "○"는 제2 이리듐 산화물층(55)과 PZT계 강유전체층(45) 사이에 발생되는 스트레스를 나타내며, "△"는 제2 이리듐 산화물층(55)과 스트론튬-루테늄 산화물층(50) 사이에 발생되는 스트레스를 의미한다.
전술한 종래의 강유전체 캐패시터에 있어서, 도 2에 도시한 바와 같이 약 600℃ 정도의 온도에서 상부 전극(57)을 열처리하는 동안 제2 이리듐 산화물층(55) 은 매우 강한 압축 응력(compressive stress)을 받게 된다. 따라서, 제2 이리듐 산화물층(55) 하부의 스트론튬-루테늄 산화물층(50)과 PZT계 강유전체층(45)은 상대적으로 큰 인장 응력(tensile stress)을 받는다. 이와 같이, 스트론튬-루테늄 산화물층(50) 및 PZT계 강유전체층(45)에 강한 인장 응력이 발생할 경우에는 스트론튬-루테늄 산화물층(50)과 PZT계 강유전체층(45) 사이에 산소 공동(oxygen vacancy)의 확산 등에 따른 결함(defect)이 발생된다. 이에 따라, PZT계 강유전체층(45)과 상부 전극(57) 사이에 강유전적 특성을 갖지 않는 계면층(interfacial layer)이 형성된다. 일반적으로 dead layer라고도 하는 상기 계면층이 상부 전극(57)과 PZT계 강유전체층(45) 사이에 형성될 경우, 강유전체 캐패시터(60)의 피로(fatigue) 특성의 저하 및 데이터 보존(data retention) 특성의 감소 등과 같은 강유전적 특성이 열화되는 문제가 발생한다. 또한, 상기 계면층을 통해 누설 전류가 발생됨으로써, 강유전체 캐패시터(60)의 전기적인 특성도 저하되는 문제가 야기된다.
본 발명의 제1 목적은 개선된 강유전적 및 전기적 특성을 갖는 강유전체 구조물 및 그 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은 개선된 강유전적 및 전기적 특성을 갖는 강유전체 구조물을 포함하는 강유전체 캐패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 향상된 강유전적 및 전기적 특성을 갖는 강유전체 캐패시터를 구비하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 강유전체 구조물은 제1 및 제2 하부 전극막을 갖는 하부 전극, 강유전체층 그리고 제1 및 제2 상부 전극막을 갖는 상부 전극을 포함한다. 상기 제1 하부 전극막은 제1 금속 질화물을 포함하며, 상기 제2 하부 전극막은 상기 제1 하부 전극막 상에 형성되며 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 포함한다. 예를 들면, 상기 제1 하부 전극막은 티타늄 질화물, 알루미늄 질화물, 티타늄-알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄-실리콘 질화물 또는 탄탈륨-실리콘 질화물을 포함할 수 있다. 이들은 단독으로 또는 혼합하여 사용될 수 있다. 상기 제2 하부 전극막은 이리듐, 백금, 루테늄, 팔라듐, 이리듐 산화물, 루테늄 산화물, 스트론튬-루테늄 산화물 또는 이리듐-루테늄 합금을 포함할 수 있다. 예를 들면, 상기 제2 하부 전극막은 상기 제1 금속, 상기 제1 금속 산화물 또는 상기 제1 합금으로 구성된 단일막 구조를 가질 수 있다. 또한, 상기 제2 하부 전극막은 상기 제1 금속 산화물/상기 제1 금속으로 구성된 이중막 구조를 가질 수 있다. 상기 제1 하부 전극막 아래에는 제2 금속 또는 제2 금속 질화물로 이루어진 접착층이 형성된다. 상기 접착층은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물을 포함할 수 있다. 상기 강유전체층은 상기 제2 하부 전극막 상에 형성된다. 예를 들면, 상기 강유전체층은 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질을 포함한다. 또한, 상기 강유전체층은 칼슘, 란탄, 망간 또는 비스무스가 도핑된 강유전성 물질을 포함할 수 있다. 상기 제1 상부 전극막은 상기 강유전체층 상에 형성되며, 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 또는 칼슘-루테늄 산화물을 포함한다. 상기 제2 상부 전극막은 상기 제1 상부 전극막 상에 형성되며, 이리듐-루테늄 합금, 이리듐-백금 합금, 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 또는 백금-팔라듐 합금을 포함할 수 있다. 예를 들면, 상기 제2 상부 전극막은 약 30원자량% 내지 약 50원자량%의 이리듐 및 약 50원자량% 내지 약 70원자량%의 루테늄을 함유하는 이리듐-루테늄 합금을 포함할 수 있다.
또한, 전술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예들에 따른 강유전체 구조물의 제조 방법에 있어서, 제1 금속 산화물을 사용하여 제1 하부 전극막을 형성한 후, 상기 제1 하부 전극막 상에 제2 하부 전극막을 형성한다. 상기 제2 하부 전극막은 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 사용하여 형성된다. 상기 제1 하부 전극막 아래에는 제1 금속이나 제2 금속 질화물을 사용하여 접착층이 형성된다. 상기 제2 하부 전극막 상에 강유전체층을 형성한 다음, 상기 강유전체층 상에 제2 금속 산화물을 사용하여 제1 상부 전극막을 형성한다. 이어서, 상기 제1 상부 전극막 상에 제2 합금을 사용하여 제2 상부 전극막을 형성한다. 예를 들면, 상기 제1 및 제2 하부 전극막은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있으며, 상기 강유전체층은 졸-겔 공정, 유기 금속 화학 기상 증착 공정, 원자층 적층 공정, 액상 에피택시 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 또한, 상기 제1 상부 전극막은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있으며, 상기 제2 상부 전극막은 스퍼터링 공정을 이용하여 형성될 수 있다. 이 경우, 상기 제2 상부 전극막은 이리듐 타겟 및 루테늄 타겟으로부터 상기 제1 상부 전극막 상으로 이리듐 및 루테늄을 동시에 스퍼터링하여 형성되거나, 이리듐-루테늄 합금 타겟으로부터 상기 제1 상부 전극막 상으로 이리듐-루테늄 합금을 스퍼터링하여 형성될 수 있다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예들에 따른 강유전체 캐패시터는, 하부 구조물이 형성된 기판, 상기 하부 구조물을 덮는 절연 구조물, 상기 하부 구조물에 전기적으로 연결되는 하부 전극, 상기 절연 구조물과 상기 하부 전극 사이에 형성된 접착층 패턴, 상기 하부 전극 상에 형성된 강유전체층 패턴 및 상기 강유전체층 패턴 상에 형성된 상부 전극을 포함한다. 상기 하부 전극은 제1 금속 질화물을 포함하는 제1 하부 전극막 패턴과 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 포함하는 제2 하부 전극막 패턴을 구비한다. 상기 접착층 패턴은 제2 금속 또는 제2 금속 질화물을 포함한다. 상기 상부 전극은 제2 금속 산화물을 포함하는 제1 상부 전극막 패턴과 제2 합금을 포함하는 제2 상부 전극막 패턴을 구비한다.
또한, 전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예들에 따른 강유전체 캐패시터의 제조 방법에 있어서, 기판 상에 하부 구조물을 형성한 후, 제1 금속 질화물을 사용하여 상기 하부 구조물에 전기적으로 연결되는 제1 하부 전극막을 형성한다. 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 사용하여 상기 제1 하부 전극막 상에 제2 하부 전극막을 형성한 다음, 상기 제2 하부 전극막 상에 강유전체층을 형성한다. 상기 하부 구구조물과 상기 제1 하부 전극막 사이에 제2 금속 또는 제2 금속 질화물을 사용하여 접착층을 형성한다. 제2 금속 산화물을 사용하여 상기 강유전체층 상에 제1 상부 전극막을 형성한 후, 제2 합금을 사용하여 상기 제1 상부 전극막 상에 제2 상부 전극막을 형성한다. 상기 제2 상부 전극막, 상기 제1 상부 전극막, 상기 강유전체층, 상기 제2 하부 전극막 및 상기 제1 하부 전극막을 식각하여 하부 전극, 강유전체층 패턴 및 상부 전극을 포함하는 강유전체 캐패시터를 형성한다. 상기 제2 상부 전극막은 이리듐 타겟 및 루테늄 타겟으로부터 이리듐 및 루테늄을 동시에 스퍼터링하거나, 이리듐-루테늄 합금 타겟으로부터 이리듐-루테늄 합금을 스퍼터링하여 형성된다. 상기 제1 및 제2 상부 전극막을 급속 열처리 공정으로 열처리할 수 있다.
상술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예들에 따른 반도체 장치는, 콘택 영역이 형성된 반도체 기판, 상기 반도체 기판 상에 형성된 적어도 하나의 절연막, 상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드, 상기 패드 및 상기 절연막 상에 형성되며 제1 및 제2 하부 전극막 패턴을 갖는 하부 전극, 상기 하부 전극과 상기 절연막 사이에 형성된 접착층 패턴, 상기 하부 전극 상에 형성되는 강유전체층 패턴, 그리고 상기 강유전체층 패턴 상에 형성되며 제1 및 제2 상부 전극막 패턴을 갖는 상부 전극을 포함한다. 상기 제1 하부 전극막 패턴은 제1 금속 질화물을 포함하며, 상기 제2 하부 전극막 패턴은 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 포함한다. 상기 접착층 패턴은 제2 금속 또는 제2 금속 질화물을 포함한다. 상기 제1 상부 전극막 패턴은 제2 금속 산화물을 포함하며, 상기 제2 상부 전극막 패턴은 제2 합금을 포함한다.
또한, 전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판에 콘택 영역을 형성한 다음, 상기 반도체 기판 상에 적어도 하나의 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드를 형성하한 후, 제1 금속 질화물을 사용하여 상기 패드 및 상기 절연막 상에 제1 하부 전극막을 형성한다. 제1 금속, 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 사용하여 상기 제1 하부 전극막 상에 제2 하부 전극막을 형성한다. 상기 제1 하부 전극막과 상기 층간 절연막 사이에 접착층을 형성한다. 이어서, 상기 제2 하부 전극막 상에 형성되는 강유전체층을 형성한 후, 제2 금속 산화물을 사용하여 상기 강유전체층 상에 제1 상부 전극막을 형성한다. 제2 합금을 사용하여 상기 제1 상부 전극막 상에 제2 상부 전극막을 형성한다. 계속하여, 상기 제2 상부 전극막, 상기 제1 상부 전극막, 상기 강유전체층, 상기 제2 하부 전극막, 상기 제1 하부 전극막 및 상기 접착층을 식각하여, 접착층 패턴, 하부 전극, 강유전체층 패턴 및 상부 전극을 형성한다.
본 발명에 따르면, 스트론튬-루테늄 산화물과 같은 금속 산화물을 사용하여 제1 상부 전극막을 형성하고, 이리듐-루테늄 합금과 같은 합금을 사용하여 제2 상부 전극막을 형성한 다음, 상기 제1 및 제2 상부 전극막에 대하여 열처리 공정을 수행한다. 따라서, 상기 제1 및 제2 상부 전극막을 포함하는 강유전체 구조물의 분극 또는 데이터 보존력의 향상 및 피로 저항 증가 등과 같이 강유전적 및 전기적 특성을 크게 개선할 수 있으며, 이러한 강유전체 구조물을 갖는 강유전체 캐패시터의 강유전적 및 전기적 특성을 현저하게 향상시킬 수 있다. 또한, 이리듐-루테늄 합금을 포함하는 제2 상부 전극막을 식각하는 동안 활발한 휘발성을 갖는 루테늄 산화물(RuO4)과 같은 식각 부산물이 생성되기 때문에 강유전체 캐패시터의 측벽이 약 80° 내지 약 90°사이의 큰 경사 각도를 가질 수 있다. 따라서, 강유전체 캐패시터의 유효 면적이 확장되어 데이터 센싱 마진이 증가한다. 더욱이, 상기 강유전체 구조물을 FRAM 장치 등의 반도체 장치에 적용할 경우, 상기 반도체 장치의 신뢰성과 전기적인 특성을 크게 개선할 수 있다.
이하, 본 발명에 따른 예시적인 실시예들에 따른 강유전체 구조물, 강유전체 구조물의 제조 방법, 강유전체 구조물을 포함하는 반도체 장치 및 그 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2", "제3", "제4", "제5" 및/또는 "제6"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3". "제4", "제5" 및/또는 "제6"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
강유전체 구조물 및 그 제조 방법
도 3은 본 발명의 일 실시예에 따른 강유전체 구조물의 단면도를 도시한 것이다.
도 3을 참조하면, 강유전체 구조물(140)은 하부 전극(110), 하부 전극(110) 상에 형성된 강유전체층(115) 및 강유전체층(115) 상에 형성된 상부 전극(130)을 포함한다.
하부 전극(110)은 실리콘 웨이퍼, 금속 산화물 단결정 기판 또는 SOI 기판 등과 같은 기판(도시되지 않음) 상에 직접 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 하부 전극(110)은 산화물, 질화물 또는 산질화물로 이루어진 절연 구조물(도시되지 않음)을 개재하여 상기 기판 상에 형성될 수 있다. 본 발명의 또 다른 실시예에 있어서, 상기 기판 상에는 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴 및/또는 트랜지스터를 포함하는 도전성 구조물(도시되지 않음)이 형성될 수 있다. 이 경우, 하부 전극(110)은 상기 도전성 구조물에 직접 접촉되거나 전기적으로 연결된다.
하부 전극(110)은 제1 하부 전극막(100)과 제2 하부 전극막(105)을 포함한다. 제1 하부 전극막(100)은 제1 금속 질화물로 이루어진다. 예를 들면, 제1 하부 전극막(100)은 티타늄 질화물(TiN), 알루미늄 질화물(AlN), 티타늄-알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄-실리콘 질화물(TiSiN), 탄탈륨-실리콘 질화물(TaSiN) 또는 이들의 조합으로 구성된다. 제1 하부 전극막(100)은 약 50Å 내지 약 500Å 정도의 두께를 가진다. 또한, 제1 하부 전극막(100)은 전자빔 증착(E-beam evaporation) 공정, 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다. 예를 들면, 제1 하부 전극막(100)은 티타늄-알루미늄 질화물을 스퍼터링 공정으로 증착하여 형성된다.
제2 하부 전극막(105)은 제1 하부 전극막(100) 상에 위치한다. 제2 하부 전극막(105)은 제1 금속, 제1 합금 및/또는 제1 금속 산화물로 이루어진다. 예를 들면, 제2 하부 전극막(105)은 이리듐(Ir), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 이리듐 산화물(IrO2), 루테늄 산화물(RuO3), 스트론튬-루테늄 산화물(SRO) 또는 이리듐-루테늄 합금(IrXRu1-X)으로 구성된다. 이들은 단독으로 또는 혼합하여 사용될 수 있다. 본 발명의 다른 실시예에 따르면, 제2 하부 전극막(105)은 상기 제1 금속 산화물 및 제1 금속을 포함하는 이중막 구조를 가질 수 있다. 예를 들면, 제2 하부 전극막(105)은 스트론튬-루테늄 산화물/이리듐 또는 이리듐 산화물/이리듐을 포함하는 이중막 구조를 가진다. 제2 하부 전극막(105)은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 예를 들면, 제2 하부 전극막(105)은 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 제2 하부 전극막(105)은 제1 하부 전극막(100)의 상면으로부터 약 500Å 내지 약 1,500Å 정도의 두께로 형성된다.
본 발명의 다른 실시예에 있어서, 하부 전극(110)과 상기 절연 구조물 사이 또는 하부 전극(110)과 상기 기판 사이에는 하부 전극(110)과 상기 절연 구조물 또는 상기 기판 사이의 접착력을 향상시키기 위하여 접착층이 형성될 수 있다. 상기 접착층은 제2 금속 또는 제2 금속 질화물로 이루어진다. 예를 들면, 상기 접착층은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물로 이루어진다. 이들은 단독으로 또는 혼합하여 사용될 수 있다. 또한, 상기 접착층은 전자-빔 증착 공정, 스퍼터링 공정, 화악 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 예를 들면, 상기 접착층은 티타늄을 스퍼터링 공정으로 증착하여 형성된다.
제1 하부 전극막(100)은 강유전체층(115)으로부터 산소가 확산되는 것을 방지하는 장벽층의 역할을 수행하며, 제2 하부 전극막(105)은 강유전체층(115)을 구성하는 강유전체의 결정성을 향상시키는 기능을 한다. 또한, 제1 하부 전극막(100)은 상기 기판 또는 상기 절연 구조물과 하부 전극(110) 사이에 상기 접착층이 형성되지 않을 경우, 상기 절연 구조물 또는 상기 기판과 제2 하부 전극막(105) 사이의 접착력을 향상시키는 기능도 한다. 다시 말하면, 제1 하부 전극막(100)은 상기 장벽층과 접착층의 역할을 동시에 수행할 수 있다.
강유전체층(115)은 제2 하부 전극막(105) 상에 위치한다. 강유전체층(115)은 BaTiO3, PZT, SBT, BLT, PLZT[Pb(La, Zr)TiO3] 또는 BST[(Bi, Sr)TiO3]와 같은 강유전성 물질로 구성된다. 본 발명의 다른 실시예에 따르면, 강유전체층(115)은 금속이 도핑된 상기 강유전성 물질로 이루어질 수 있다. 예를 들면, 강유전체층(115)은 칼슘(Ca), 란탄(La), 망간(Mn) 또는 비스무스(Bi) 등의 금속이 도핑된 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST 등의 강유전성 물질로 이루어질 수 있다. 본 발명의 또 다른 실시예에 따르면, 강유전체층(115)은 강유전성을 갖는 금속 산화물로 구성될 수 있다. 예를 들면, 강유전체층(115)은 티타늄 산화물(TiOX), 탄탈륨 산화물(TaOX), 알루미늄 산화물(AlOX), 아연 산화물(ZnOX) 또는 하프늄 산화물(HfOX)로 이루어질 수 있다.
한편, 강유전체층(115)은 유기 금속 화학 기상 증착(MOCVD) 공정, 졸-겔(sol-gel) 공정, 액상 에피택시(Liquid Phase Epitaxy; LPE) 공정 또는 원자층 적층 공정을 이용하여 형성된다. 예를 들면, 강유전체층(115)은 PZT를 유기 금속 화학 기상 증착 공정으로 증착하여 형성된다. 강유전체층(115)은 제2 하부 전극막(105)의 상면을 기준으로 약 200Å 내지 약 1,200Å 정도의 두께를 가진다.
상부 전극(130)은 강유전체층(115) 상에 차례로 형성된 제1 상부 전극막(120) 및 제2 상부 전극막(125)을 포함한다. 제1 상부 전극막(120)은 제2 금속 산화물로 이루어진다. 예를 들면, 제1 상부 전극막(120)은 인듐-주석 산화물(In2Sn2O7; ISO), 이리듐 산화물, 스트론튬-루테늄 산화물(SRO), 스트론튬-티타늄 산화물(SrTiO3; STO), 란탄-니켈 산화물(LnNiO3; LNO) 또는 칼슘-루테늄 산화물(CaRuO3; CRO)로 구성된다. 본 발명의 일 실시예에 따르면, 제1 상부 전극막(120)을 구성하는 상기 제2 금속 산화물과 제2 하부 전극막(105)을 이루는 상기 제1 금속 산화물을 실질적으로 동일한 물질일 수 있다. 본 발명의 다른 실시예에 따르면, 제2 하부 전극막(105)과 제1 상부 전극막(120)은 서로 상이한 금속 산화물을 포함할 수 있다.
제1 상부 전극막(120)은 강유전체층(115)의 상면으로부터 약 10Å 내지 약 300Å정도의 두께를 가진다. 또한, 제1 상부 전극막(120)은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 예를 들면, 제1 상부 전극막(120)은 스트론튬-루테늄 산화물을 스퍼터링 공정으로 증착하여 형성된다.
제2 상부 전극막(125)은 제2 합금으로 이루어진다. 예를 들면, 제2 상부 전극막(125)은 이리듐-루테늄 합금, 이리듐-백금 합금 또는 루테늄-백금 합금으로 구성된다. 제2 상부 전극막(125)은 이리듐-루테늄 합금으로 구성될 경우, 제2 상부 전극막(125)은 약 30원자량% 내지 약 50원자량% 정도의 이리듐과 약 50원자량% 내지 약 70원자량% 정도의 루테늄을 포함한다. 즉, 제2 상부 전극막(125) 내의 이리듐과 루테늄의 함량비는 약 1：1.0 내지 약 1：1.4 정도가 된다. 예를 들면, 제2 상부 전극막(125)은 약 40원자량% 정도의 이리듐 및 약 60원자량% 정도의 루테늄을 포함한다. 제2 상부 전극막(125)은 제1 상부 전극막(120)의 상면을 기준으로 약 300Å 내지 약 1,000Å 정도의 두께를 가진다. 본 발명의 일 실시예에 있어서, 제2 상부 전극막(125)을 이루는 상기 제2 합금과 제2 하부 전극막(105)을 구성하는 상기 제1 합금은 실질적으로 동일하다. 본 발명의 다른 실시예에 따르면, 제2 상부 전극막(125)과 제2 하부 전극막(105)은 서로 상이한 합금을 사용하여 형성될 수 있다.
한편, 제2 상부 전극막(125)은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 본 발명의 일 실시예에 따르면, 상기 제2 합금으로 구성된 제2 상부 전극막(125)을 형성하기 위한 상기 스퍼터링 공정에 있어서, 이리듐을 포함하는 제1 타겟(target)과 루테늄으로 구성된 제2 타겟을 동시에 사용하여 이리듐-루테늄 합금을 포함하는 제2 상부 전극막(125)을 형성한다. 즉, 상기 제1 타겟으로부터 제1 상부 전극막(120) 상으로 이리듐을 스퍼터링 하는 동시에 상기 제2 타겟으로부터 제1 상부 전극막(120) 상으로 루테늄을 스퍼터링하여 이리듐-루테늄 합금으로 이루어진 제2 상부 전극막(125)을 형성한다. 이 경우, 상기 제1 타겟과 상기 제2 타겟은 기판(100)에 대하여 서로 상이한 축선 상에 위치한다. 또한, 상기 제1 및 제2 타겟에 인가되는 전력을 조절하여 제2 상부 전극막(125) 내의 이리듐과 루테늄 함량비를 조절할 수 있다. 본 발명의 다른 실시예에 따르면, 이리듐-루테늄 합금으로 이루어진 하나의 타겟을 사용하여 제1 상부 전극막(120) 상에 이리듐-루테늄 합금을 포함하는 제2 상부 전극막(125)을 형성할 수 있다.
강유전체층(115) 상에 제1 및 제2 상부 전극막(120, 125)을 갖는 상부 전극(130)을 형성한 다음, 제1 상부 전극막(120)으로부터 루테늄, 티타늄 또는 니켈 등의 금속이 휘발되는 것을 방지하는 동시에 상기 스퍼터링 공정 동안 제2 상부 전극막(125)의 손상을 큐어링 하기 위해 상부 전극(130)에 대하여 열처리 공정을 수행한다. 예를 들면, 상부 전극(130)은 급속 열처리 공정을 이용하여 열처리된다. 또한, 상부 전극(130)에 대한 상기 열처리 공정은 산소 분위기 또는 질소 분위기 하에서 수행된다. 예를 들면, 상부 전극(130)은 약 500℃ 내지 약 700℃의 온도에서 열처리될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 강유전체 구조물의 단면도를 도시한 것이다.
도 4를 참조하면, 강유전체 구조물(190)은 접착층(150), 제1 하부 전극막(155) 및 제2 하부 전극막(160)을 갖는 하부 전극(165), 하부 전극(165) 상에 형성된 강유전체층(170), 그리고 강유전체층(170) 상에 차례로 제1 상부 전극막(175) 및 제2 상부 전극막(180)을 갖는 상부 전극(185)을 포함한다.
접착층(150)은 기판(도시되지 않음) 상에 직접 형성되거나, 절연 구조물(도시되지 않음)을 개재하여 상기 기판 상에 형성될 수 있다. 상기 기판 상에는 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴 및/또는 트랜지스터를 포함하는 도전성 구조물(도시되지 않음)이 형성될 수 있다. 접착층(150)은 상기 도전성 구조물에 직접 접촉되거나 전기적으로 연결된다.
접착층(150)은 상기 기판 또는 상기 절연 구조물 상에 금속 또는 금속 질화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성된다. 접착층(150)은 상기 기판 또는 상기 절연 구조물과 제1 하부 전극막(155) 사이의 접착력을 향상시킨다. 따라서, 하부 전극(165)이 상기 기판 또는 상기 절연 구조물로부터 리프트(lift)되는 현상을 방지할 수 있다.
제1 하부 전극막(155)은 접착층(150) 상에 형성된다. 제1 하부 전극막(155)은 접착층(150) 상에 금속 또는 금속 질화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성된다. 제1 하부 전극막(155)은 강유전체층(170)으로부터 산소가 확산되는 것을 방지하는 장벽층의 역할을 한다.
제2 하부 전극막(160)은 제1 하부 전극막(155) 상에 형성된다. 제2 하부 전극막(155)은 금속, 합금 및/또는 금속 산화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성된다. 본 발명의 일 실시예에 따르면, 제2 하부 전극막(160)은 이리듐, 루테늄, 백금, 팔라듐, 이리듐 산화물, 루테늄 산화물, 스트론튬-루테늄 산화물 또는 이리듐-루테늄 합금으로 이루어진 단일막 구조를 가질 수 있다. 본 발명의 다른 실시예에 따르면, 제2 하부 전극막(160)은 스트론튬-루테늄 산화물/이리듐 또는 이리듐 산화물/이리듐을 포함하는 이중막 구조를 가질 수 있다.
제2 하부 전극막(160) 상에는 강유전체층(170)이 형성된다. 강유전체층(170)은 강유전성 물질, 금속이 도핑된 강유전성 물질 또는 강유전성을 갖는 금속 산화물을 유기 금속 화학 기상 증착 공정, 졸-겔 공정, 액상 에피택시 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
강유전체층(170) 상에는 제1 상부 전극막(175)이 형성된다. 제1 상부 전극막 (175)은 금속 산화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성된다.
제2 상부 전극막(180)은 제1 상부 전극막(175) 상에 형성된다. 제2 상부 전극막(180)은 합금을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성한다. 예를 들면, 제2 상부 전극막(180)은 약 30원자량% 내지 약 50원자량% 정도의 이리듐과 약 50원자량% 내지 약 70원자량% 정도의 루테늄을 함유하는 이리듐-루테늄 합금을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 이리듐 타겟과 루테늄 타겟을 동시에 사용하여 이리듐-루테늄 합금을 포함하는 제2 상부 전극막(180)을 형성한다. 전술한 바와 같이, 이리듐 타겟과 루테늄 타겟에 인가되는 전력을 조절하여 제2 상부 전극막(180) 내의 이리듐과 루테늄의 함량비를 조절할 수 있다. 본 발명의 다른 실시예에 따르면, 이리듐-루테늄 합금 타겟을 사용하여 이리듐-루테늄 합금을 포함하는 제2 상부 전극막(180)을 형성할 수 있다.
강유전체층(170) 상에 제1 및 제2 상부 전극막(175, 180)을 갖는 상부 전극(185)을 형성한 후, 제1 상부 전극막(175)의 금속 산화물에 포함된 금속이 휘발되는 것을 방지하기 위하여 상부 전극(185)에 대하여 산소 분위기 또는 질소 분위기 하에서 열처리 공정을 수행한다.
강유전체 캐패시터 및 그 제조 방법
도 5는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 단면도를 도시한 것이다.
도 5를 참조하면, 강유전체 캐패시터(260)는 하부 구조물(205)을 포함하는 기판(200), 기판(200) 상에 형성된 절연 구조물(210), 절연 구조물(210)을 관통하여 하부 구조물(205)에 접촉되는 패드(220), 절연 구조물(210) 및 패드(220) 상에 형성된 하부 전극(235), 하부 전극(235) 상에 형성된 강유전체층 패턴(240), 그리고 강유전체층 패턴(240) 상에 형성된 상부 전극(255)을 구비한다.
기판(200)은 실리콘 웨이퍼, 금속 산화물 단결정 기판 또는 SOI 기판을 포함한다. 하부 구조물(205)은 기판(200) 상에 형성된 트랜지스터, 콘택 영역, 패드, 도전성 패턴, 도전성 배선, 게이트 구조물 및/또는 트랜지스터를 포함한다.
절연 구조물(210)은 하부 구조물(205)을 매립하면서 기판(200) 상에 형성된다. 절연 구조물(210)은 하부 구조물(205) 및 기판(200) 상에 형성된 적어도 하나의 절연층을 포함한다. 절연 구조물(210)은 산화물, 질화물 또는 산질화물로 이루어진다. 예를 들면, 절연 구조물(210)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물, 실리콘 질화물 또는 실리콘 산질화물로 이루어진다.
절연 구조물(210)에는 하부 구조물(205)을 노출시키는 개구(215)가 형성된다. 패드(220)는 개구(215)를 매립하면서 하부 구조물(205) 상에 형성된다. 패드(220)는 금속 또는 금속 질화물로 구성된다. 예를 들면, 패드(220)는 텅스텐, 알루미늄, 티타늄, 탄탈륨, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물 또는 탄탈륨 질화물로 이루어질 수 있다.
제1 하부 전극막 패턴(225)은 절연 구조물(210) 및 패드(220) 상에 형성된다. 하부 전극막 패턴(225)은 티타늄 질화물, 알루미늄 질화물, 티타늄-알루미늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄-실리콘 질화물 또는 탄탈륨-실리콘 질화물과 같은 제1 금속 질화물로 이루어질 수 있다. 제1 하부 전극막 패턴(225)은 절연 구조물(210)의 상면을 기준으로 약 50Å 내지 약 500Å 정도의 두께를 가진다. 제1 하부 전극막 패턴(225)은 패드(220)를 통하여 하부 구조물(205)에 전기적으로 연결된다. 또한, 제1 하부 전극막 패턴(225)은 절연 구조물(210)과 하부 전극(235) 사이의 접착력을 향상시키는 동시에 강유전체층 패턴(240)으로부터 산소가 확산되는 것을 방지한다.
제2 하부 전극막 패턴(230)은 제1 하부 전극막 패턴(225) 상에 위치한다. 제2 하부 전극막 패턴(230)은 제1 하부 전극막 패턴(235)의 상면으로부터 약 500Å 내지 약 1,500Å 정도의 두께를 가진다. 제2 하부 전극막 패턴(230)은 제1 금속, 제1 금속 산화물 및/또는 제1 합금으로 구성된다. 예를 들면, 제2 하부 전극막 패턴(230)은 이리듐, 백금, 루테늄, 팔라듐, 이리듐 산화물, 스트론튬-루테늄 산화물, 루테늄 산화물 또는 이리듐-루테늄 합금으로 이루어질 수 있다. 또한, 제2 하부 전극막 패턴(230)은 제1 금속 산화물 및 제1 금속을 포함하는 이중막 구조를 가질 수 있다.
제1 및 제2 하부 전극막 패턴(225, 230)을 포함하는 하부 전극(235)의 측벽은 기판(200)에 수평한 방향에 대해 상대적으로 큰 경사 각도를 가진다. 예를 들면, 하부 전극(235)의 측벽은 약 80°내지 약 90°정도의 수직에 가까운 경사를 가진다.
강유전체층 패턴(240)은 제2 하부 전극막 패턴(230) 상에 형성된다. 강유전체층 패턴(240)은 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질로 구성된다. 또한, 강유전체층 패턴(240)은 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 상기 강유전성 물질로 이루어질 수 있다. 더욱이, 강유전체층 패턴(240)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등의 강유전성을 갖는 금속 산화물로 구성될 수 있다. 강유전체층 패턴(240)은 제2 하부 전극막 패턴(230)의 상면으로부터 약 200Å 내지 약 1,200Å 정도의 두께를 가진다.
강유전체층 패턴(240)은 하부 전극(235) 보다 약간 작은 면적을 가지면서 하부 전극(235) 상에 형성된다. 강유전체층 패턴(240)의 측벽도 기판(200)에 수평한 방향에 대하여 상대적으로 큰 경사 각도를 가진다. 예를 들면, 강유전체층 패턴(240)의 측벽은 약 80°내지 약 90°정도의 각도를 가진다.
제1 상부 전극막 패턴(245)은 제2 금속 산화물을 포함하며, 강유전체층 패턴(240) 상에 위치한다. 예를 들면, 제1 상부 전극막 패턴(245)은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 또는 칼슘-루테늄 산화물로 이루어진다. 제1 상부 전극막 패턴(245)은 강유전체층 패턴(240)의 상면을 기준으로 약 10Å 내지 약 300Å 정도의 두께를 가진다.
제2 상부 전극막 패턴(250)은 제2 합금으로 구성되며 제1 상부 전극막 패턴(245) 상에 형성된다. 예를 들면, 제2 상부 전극막 패턴(250)은 이리듐-루테늄 합금, 이리듐-백금 합금, 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 또는 백금-팔라듐 합금으로 이루어질 수 있다. 예를 들면, 제2 상부 전극막 패턴(250)은 약 30원자량% 내지 약 50원자량% 정도의 이리듐과 약 50원자량% 내지 약 70원자량% 정도의 루테늄을 함유하는 이리듐-백금 합금으로 구성된다.
제1 및 제2 상부 전극막 패턴(245, 250)을 포함하는 상부 전극(255)은 강유전체층 패턴(240) 보다 약간 작은 면적을 가진다. 전술한 바와 유사하게, 상부 전극(255)의 측벽도 기판(200)에 수평한 방향에 대하여 상대적으로 큰 경사각도, 예를 들면, 약 80°내지 약 90°정도의 경사 각도를 가진다. 이에 따라, 하부 전극(235), 강유전체층 패턴(240) 및 상부 전극(255)을 포함하는 강유전체 캐패시터(260)의 측벽은 전체적으로 기판(200)에 수평한 방향 대하여 약 80°내지 약 90°정도의 큰 경사 각도를 가진다. 강유전체 캐패시터(260)가 높은 측벽 경사 각도를 가질 경우, 강유전체 캐패시터(260)의 유효 면적을 확장하여 데이터 센싱 마진을 보다 크게 확보할 수 있으며, 데이터 보존력 또는 분극 보존력 등과 같은 강유전적 특성도 개선할 수 있다.
도 6은 본 발명의 일 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 공성 순서도이며, 도 7 내지 도 10은 도 6에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 7 내지 도 10에 있어서, 도 6과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 6 및 도 7을 참조하면, 기판(200) 상에 하부 구조물(205)을 형성한다(단계 S10). 기판(200)은 금속 산화물 단결정 기판, 실리콘 웨이퍼 또는 SOI 기판 등 을 포함하며, 하부 구조물(205)은 이러한 기판(200) 상에 형성된 콘택 영역, 도전성 배선, 도전성 패턴, 패드, 플러그, 게이트 구조물 및/또는 트랜지스터 등을 구비한다.
하부 구조물(205)을 덮으면서 기판(200) 상에 절연 구조물(210)을 형성한다(단계 S20). 절연 구조물(210)은 적어도 하나의 산화물층, 적어도 하나의 질화물층 및/또는 적어도 하나의 산질화물층을 포함한다. 절연 구조물(210)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성될 수 있다. 예를 들면, 절연 구조물(210)은 PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 사용하여 형성될 수 있다.
절연 구조물(210) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 절연 구조물(210)을 부분적으로 식각함으로써, 절연 구조물(210)에 상기 콘택 영역을 포함하는 하부 구조물(205)을 노출시키는 개구(215)를 형성한다.
개구(215)를 채우면서 절연 구조물(210) 상에 도전막(218)을 형성한다. 도전막(218)은 금속 또는 금속 질화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다. 예를 들면, 도전막(218)은 텅스텐, 알루미늄, 탄탈륨, 구리, 티타늄, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물 또는 티타늄 질화물을 사용하여 형성될 수 있다.
도 6 및 도 8을 참조하면, 화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 절연 구조물(210)이 노출될 때까지 도전막(218)을 부분적으로 제거함으로써, 개구(215)를 채우면서 노출된 하부 구조물(205) 상에 패드(220)를 형성한다(단계 S30).
절연 구조물(210) 및 패드(220) 상에 제1 하부 전극막(223) 및 제2 하부 전극막(227)을 포함하는 하부 전극층(233)을 형성한다. 제1 하부 전극막(223)은 절연 구조물(210) 및 패드(220) 상에 형성된다. 제1 하부 전극막(227)은 제1 금속 질화물을 전자-빔 증착 공정, 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 제1 하부 전극막(223)은 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 티타늄 실리콘 질화물 또는 탄탈륨 실리콘 질화물을 사용하여 형성될 수 있다.
제1 하부 전극막(223) 상에는 제2 하부 전극막(227)이 형성된다. 제2 하부 전극막(227)은 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다. 예를 들면, 제2 하부 전극막(227)은 이리듐, 백금, 루테늄, 이리듐 산화물, 스트론튬-루테늄 산화물, 이리듐-루테늄 합금, 스트론튬-루테늄 산화물/이리듐 또는 이리듐 산화물/이리듐을 사용하여 형성될 수 있다. 제1 하부 전극막(223) 상에 제2 하부 전극막(227)을 형성하는 공정에 있어서, 기판(200)은 반응 챔버 내에 도입되며, 상기 반응 챔버는 약 20℃ 내지 약 350℃ 정도의 온도 및 약 3mTorr 내지 약 10mTorr 정도의 낮은 압력으로 유지된다. 또한, 제2 하부 전극막(227)은 불활성 가스 분위기 하에서 약 300Ｗ 내지 약 1,000Ｗ 정도의 전력을 인가하여 형성된다. 예를 들면, 상기 불활성 가스는 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함할 수 있다.
하부 전극층(233) 상에 강유전체층(237)을 형성한다(단계 S50). 강유전체층(237)은 강유전성 물질을 유기 금속 화학 기상 증착 공정, 액상 에피택시 공정, 졸-겔 공정, 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성된다. 예를 들면, 강유전체층(237)은 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질, 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질, 혹은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등과 같은 강유전성을 갖는 금속 산화물을 사용하여 형성된다. 상기 유기 금속 화학 기상 증착 공정을 이용하여 강유전체층(237)을 형성할 경우, 제2 하부 전극막(233)이 형성된 기판(200)을 반응 챔버 내에 로딩시킨 후, 상기 반응 챔버를 약 500℃ 내지 약 600℃ 정도의 온도 및 약 1Torr 내지 약 10Torr 정도의 압력으로 유지한다. 이어서, 유기 금속 전구체를 제2 하부 전극막(233) 상으로 도입한 다음, 산화제를 공급하여 제2 하부 전극막(233) 상에 PZT를 포함하는 강유전체층(237)을 형성한다. 예를 들면, 상기 유기 금속 전구체는 납 또는 납을 포함하는 제1 화합물, 지르코늄 또는 지르코늄을 포함하는 제2 화합물, 그리고 티타늄 또는 티타늄을 포함하는 제2 화합물로 이루어지며, 상기 산화제는 산소(O2), 오존(O3), 이산화질소(NO2) 또는 산화이질소(N2O)를 포함한다.
도 6 및 도 9를 참조하면, 강유전체층(237) 상에 제1 및 제2 상부 전극막(243, 247)을 포함하는 상부 전극층(253)을 형성한다(단계 S60). 제1 상부 전극막(243)은 강유전체층(237) 상에 제2 금속 산화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 제1 상부 전극막(243)은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 또는 칼슘-루테늄 산화물을 사용하여 형성될 수 있다. 상기 스퍼터링 공정을 통하여 제1 상부 전극막(243)을 형성할 경우, 강유전체층(237)이 형성된 기판(200)을 반응 챔버 내에 위치시킨 다음, 상기 반응 챔버 내의 온도 및 압력을 각기 약 300℃ 내지 약 400℃ 및 약 3mTorr 및 약 10mTorr로 유지한다. 또한, 제1 상부 전극막(243)은 불활성 가스 분위기 하에서 약 300Ｗ 내지 약 1,000Ｗ 정도의 전력을 인가하여 형성된다. 이 경우, 상기 불활성 가스는 아르곤 가스만을 포함한다.
제2 상부 전극막(247)은 제2 합금을 제1 상부 전극막(243) 상에 스퍼터링 공정, 전자-빔 증착 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 제2 상부 전극막(247)은 이리듐-루테늄 합금, 이리듐-백금 합금, 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 또는 백금-팔라듐 합금을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 스퍼터링 공정을 이용하여 제2 상부 전극막(247)을 형성할 경우, 제1 상부 전극막(243)이 형성된 기판(200)을 반응 챔버 내에 로딩한 다음, 이리듐을 함유하는 제1 타겟과 루테늄을 함유하는 제2 타겟을 동시에 사용하여 이리듐-루테늄 합금을 포함하는 제2 상부 전극막(247)을 형성한다. 상기 반응 챔버는 상온의 온도 및 약 3mTorr 내지 약 10 mTorr 정도의 압력으로 유지되며, 상기 제1 타겟 및 제2 타겟에는 각기 약 400W 내지 약 600W의 전력이 인가된다. 여기서, 상기 제1 및 제2 타겟은 각기 기판(200)에 대하여 상이한 축선 상에 위치한다. 또한, 상기 스퍼터링 공정은 아르곤 가스만을 포함하는 불활성 가스 분위기 하에서 형성된다. 예를 들면, 상기 아르곤 가스는 약 30sccm 정도의 유량으로 공급되며, 상기 제1 및 제2 타겟과 기판(200) 사이의 간격은 각기 약 100㎜ 이하로 유지된다. 전술한 공정 조건 하에서 스퍼터링 공정을 수행하게 되면, 제1 상부 전극막(243) 상에 약 30원자량% 내지 약 50원자량%의 이리듐과 약 50원자량% 내지 약 70원자량%의 루테늄을 함유하는 이리듐-루테늄 합금을 포함하는 이루어진 제2 상부 전극막(247)이 형성된다. 이 때, 상기 제1 타겟 및 상기 제2 타겟에 인가되는 전력에 따라 제2 상부 전극막(247) 내의 이리듐 및 루테늄의 함량비를 조절할 수 있다. 본 발명의 다른 실시예에 따르면, 이리듐-루테늄 합금으로 이루어진 하나의 타겟을 사용하여 제2 상부 전극막(247)을 형성할 수 있다. 이 때, 상기 이리듐-루테늄 합금 타겟은 약 30원자량% 내지 약 50원자량% 정도의 이리듐과 약 50원자량% 내지 약 70원자량% 정도의 루테늄을 함유한다.
제1 및 제2 상부 전극막(243, 247)을 포함하는 상부 전극층(253)에 대하여 열처리 공정을 수행하여 제1 상부 전극막(243)으로부터 금속의 휘발을 방지하는 동시에 상기 스퍼터링 공정 동안 제2 상부 전극막(247)에 발생된 손상을 큐어링한다(단계 S70). 상기 상부 전극층(253)은 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)을 이용하여 열처리된다. 상기 급속 열처리 공정은 약 500℃ 내지 약 700℃ 정도의 온도에서 약 30초 내지 약 2분 동안 진행된다.
제2 상부 전극막(247) 상에는 강유전체 캐패시터(260)(도 10 참조)를 형성하기 위한 하드 마스크 패턴(257)을 형성한다(단계 S80). 하드 마스크 패턴(257)은 산화물, 질화물, 산질화물 또는 금속 산화물을 화학 기상 증착 공정, 스퍼터링 공정, 전자-빔 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 적층하여 형성될 수 있다. 예를 들면, 하드 마스크 패턴(257)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 스트론튬-루테늄 산화물을 사용하여 형성될 수 있다.
도 6 및 도 10을 참조하면, 하드 마스크 패턴(257)을 식각 마스크로 이용하여 상부 전극층(253), 강유전체층(237) 및 하부 전극층(233)을 차례로 패터닝함으로써, 절연 구조물(210) 및 패드(220) 상에 하부 전극(235), 강유전체층 패턴(240) 및 상부 전극(255)을 순차적으로 형성한다(단계 S90). 하부 전극(235)은 제1 하부 전극막 패턴(225) 및 제2 하부 전극막 패턴(230)을 포함하며, 상부 전극(255)은 제1 상부 전극막 패턴(245) 및 제2 상부 전극막 패턴(250)을 구비한다.
본 발명의 다른 실시예에 따르면, 강유전체 패턴(240) 및 상부 전극(255)을 포함하는 강유전체 캐패시터(260)에 대하여 추가적인 열처리 공정을 수행하여 제1 상부 전극막 패턴(245) 및 강유전체층 패턴(240)을 구성하는 물질들을 결정화시킬 수 있다. 예를 들면, 제1 상부 전극막 패턴(245) 및 강유전체층 패턴(240)은 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리된다. 이 경우, 상기 급속 열처리 공정은 약 500℃ 내지 약 650℃ 정도의 온 도에서 약 30초 내지 약 3분 동안 수행된다.
도 11은 본 발명의 다른 실시예에 다른 강유전체 캐패시터의 단면도를 도시한 것이다.
도 11을 참조하면, 강유전체 캐패시터(370)는, 기판(300), 기판(300) 상에 형성된 하부 구조물(305), 기판(300) 상에 형성된 절연 구조물(310), 절연 구조물(310)을 관통하여 하부 구조물(305)에 접촉되는 패드(320), 절연 구조물(310) 및 패드(320) 상에 형성된 접착층 패턴(325), 접착층 패턴(325) 상에 형성된 하부 전극(340), 하부 전극(340) 상에 형성된 강유전체층 패턴(345), 그리고 강유전체층 패턴(345) 상에 형성된 상부 전극(360)을 구비한다. 하부 전극(340)은 접착층 패턴(325) 상에 형성된 제1 하부 전극막 패턴(330) 및 제1 하부 전극막 패턴(330) 상에 형성된 제2 하부 전극막 패턴(335)을 포함한다. 또한, 상부 전극(360)은 강유전체층 패턴(345) 상에 차례로 형성된 제1 상부 전극막 패턴(350) 및 제2 상부 전극막 패턴(355)을 구비한다.
하부 구조물(305)은 기판(300) 상에 형성된 트랜지스터, 콘택 영역, 패드, 도전성 패턴, 도전성 배선, 게이트 구조물 및/또는 트랜지스터를 포함하며, 절연 구조물(310)은 하부 구조물(305)을 덮으면서 기판(300) 상에 형성된다. 절연 구조물(310)은 하부 구조물(305) 및 기판(300)을 덮는 적어도 하나의 절연층을 포함한다. 절연 구조물(310)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 산화물, 실리콘 질화물 등의 질화물 혹은 실리콘 산질화물 들의 산질화물로 구성될 수 있다.
절연 구조물(310)에는 하부 구조물(305)을 노출시키는 개구(315)가 형성되며, 패드(320)는 개구(315)를 채우면서 하부 구조물(305)에 접촉된다. 패드(320)는 텅스텐, 알루미늄, 티타늄, 탄탈륨 또는 구리 등의 금속 혹은 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물 또는 탄탈륨 질화물 등의 금속 질화물로 이루어질 수 있다.
접착층 패턴(325)은 절연 구조물(310) 및 패드(320) 상에 형성된다. 접착층 패턴(325)은 금속 또는 금속 질화물로 구성된다. 예를 들면, 접착층 패턴(325)은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물로 구성될 수 있다. 접착층 패턴(325)의 측벽은 기판(300)에 대해, 예를 들면, 약 80°내지 약 90°정도의 상대적으로 큰 경사 각도를 가진다. 접착층 패턴(325)은 절연 구조물(310)과 제1 하부 전극막 패턴(330) 사이의 접착력을 향상시킨다.
접착층 패턴(325) 상에 위치하는 제1 하부 전극막 패턴(330)은 제1 금속 질화물을 포함한다. 예를 들면, 제1 하부 전극막 패턴(330)은 티타늄 질화물, 알루미늄 질화물, 티타늄-알루미늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄-실리콘 질화물 또는 탄탈륨-실리콘 질화물로 구성될 수 있다. 제1 하부 전극막 패턴(330)은 접착층 패턴(325)의 상면으로부터 약 50Å 내지 약 500Å 정도의 두께를 가진다. 제1 하부 전극막 패턴(330)은 접착층 패턴(325) 및 패드(320)를 통하여 하부 구조물(305)에 전기적으로 연결된다. 제1 하부 전극막 패턴(330)은 강유전체층 패턴(345)으로부터 산소가 확산되는 것을 방지하는 장벽층의 기능을 수행한다. 제1 하부 전극막 패턴(330)은 접착층 패턴(325) 보다 약간 작은 면적을 가진다.
제2 하부 전극막 패턴(335)은 제1 하부 전극막 패턴(330) 상에 형성된다. 제2 하부 전극막 패턴(335)은 제1 하부 전극막 패턴(330)의 상면을 기준으로 약 500Å 내지 약 1,500Å 정도의 두께를 가진다. 제2 하부 전극막 패턴(335)은 제1 금속, 제1 금속 산화물 및/또는 제1 합금으로 구성된다. 예를 들면, 제2 하부 전극막 패턴(335)은 이리듐, 백금, 루테늄, 팔라듐, 이리듐 산화물, 스트론튬-루테늄 산화물, 루테늄 산화물 또는 이리듐-루테늄 합금으로 이루어질 수 있다. 제2 하부 전극막 패턴(335)은 상기 제1 금속, 상기 제1 금속 산화물 또는 상기 제1 합금으로 구성된 단일막 구조를 가진다. 본 발명의 다른 실시예에 따르면, 제2 하부 전극막 패턴(335)은 제1 금속 산화물 및 제1 금속을 포함하는 이중막 구조를 가질 수 있다. 제2 하부 전극막 패턴(335)은 제1 하부 전극막 패턴(330) 보다 약간 작은 면적을 가진다.
제1 및 제2 하부 전극막 패턴(330, 335)을 포함하는 하부 전극(340)의 측벽은 기판(300)에 수평한 방향에 대해 약 80°내지 약 90°정도의 상대적으로 큰 경사 각도를 가진다.
강유전체층 패턴(345)은 제2 하부 전극막 패턴(335) 상에 형성된다. 강유전체층 패턴(345)은 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질, 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질 혹은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등의 강유전성을 갖는 금속 산화물로 이루어질 수 있다. 강유전체층 패턴(345)은 제2 하부 전극막 패턴(335)의 상면을 기준으로 약 200Å 내지 약 1,200Å 정도의 두께를 가진다. 강유전체층 패턴(345)은 하부 전극(340) 보다 약간 작은 면적을 가진다. 강유전체층 패턴(345)의 측벽도 기판(300)에 수평한 방향에 대하여 약 80°내지 약 90°정도의 상대적으로 큰 경사 각도를 가진다.
제2 금속 산화물로 구성된 제1 상부 전극막 패턴(350)은 강유전체층 패턴(345) 상에 형성된다. 예를 들면, 제1 상부 전극막 패턴(350)은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 또는 칼슘-루테늄 산화물로 구성될 수 있다. 제1 상부 전극막 패턴(350)은 강유전체층 패턴(345)의 상면으로부터 약 10Å 내지 약 300Å 정도의 두께를 가진다. 제1 상부 전극막 패턴(350)은 강유전체층 패턴(345) 보다 약간 작은 면적을 가진다.
이리듐-루테늄 합금, 이리듐-백금 합금, 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 또는 백금-팔라듐 합금 등의 제2 합금으로 구성되는 제2 상부 전극막 패턴(355)은 제1 상부 전극막 패턴(350) 상에 위치한다. 예를 들면, 제2 상부 전극막 패턴(355)은 약 30원자량% 내지 약 50원자량% 정도의 이리듐과 약 50원자량% 내지 약 70원자량% 정도의 루테늄을 함유하는 이리듐-백금 합금으로 구성된다. 제2 상부 전극막 패턴(355)은 제1 상부 전극막 패턴(350)보다 약간 작은 면적을 가진다.
제1 및 제2 상부 전극막 패턴(350, 355)을 포함하는 상부 전극(360)은 전체적으로 강유전체층 패턴(345) 보다 약간 작은 면적을 가진다. 전술한 바와 마찬가지로, 상부 전극(360)의 측벽도 기판(200)에 수평한 방향에 대하여 약 80°내지 약 90°정도의 상대적으로 큰 경사 각도를 가진다. 따라서, 접착층 패턴(325), 하부 전극(340), 강유전체층 패턴(345) 및 상부 전극(360)을 포함하는 강유전체 캐패시터(370)의 측벽은 전체적으로 기판(300)에 수평한 방향 대하여 약 80°내지 약 90°정도의 큰 경사 각도를 가진다.
도 12 내지 도 14는 도 11에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 11 내지 도 14에 있어서, 도 11과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 12를 참조하면, 기판(300) 상에 콘택 영역을 포함하는 하부 구조물(305)을 형성한 후, 하부 구조물(305)을 덮으면서 기판(300) 상에 절연 구조물(310)을 형성한다. 적어도 하나의 산화물층, 적어도 하나의 질화물층 및/또는 적어도 하나의 산질화물층을 포함하는 절연 구조물(310)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성될 수 있다.
절연 구조물(310) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 절연 구조물(310)을 부분적으로 식각한다. 이에 따라, 절연 구조물(310)을 관통하여 상기 콘택 영역을 포함하는 하부 구조물(305)을 노출시키는 개구(315)가 형성된다.
금속 또는 금속 질화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 개구(315)를 채우면서 절연 구조물(310) 상에 도전막을 형성한다. 상기 도전막은 텅스텐, 알루미늄, 탄탈륨, 구리, 티타늄, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물 또는 티타늄 질화물을 사용하여 형성될 수 있다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 절연 구조물(310)이 노출될 때까지 상기 도전막을 부분적으로 제거함으로써, 개구(315)를 채우면서 하부 구조물(305)에 접촉되는 패드(320)를 형성한다. 상기 제1 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통하여 제거된다.
절연 구조물(310) 및 패드(320) 상에 접착층(323)을 형성한다. 접착층(323)은 금속 또는 금속 질화물을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 접착층(323)은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물을 사용하여 형성될 수 있다.
제1 하부 전극막(327) 및 제2 하부 전극막(333)을 포함하는 하부 전극층(337)은 접착층(323) 상에 형성된다. 제1 하부 전극막(327)은 접착층(323) 상에 제1 금속 질화물을 전자-빔 증착 공정, 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 제1 하부 전극막(327)은 티타늄 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물, 티타늄 실리콘 질화물 또는 탄탈륨 실리콘 질화물을 사용하여 형성될 수 있다.
제2 하부 전극막(333)은 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 제1 하부 전극막(327) 상에 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다. 예를 들면, 제2 하부 전극막(333)은 이리듐, 백금, 루테늄, 이리듐 산화물, 스트론튬-루테늄 산화물, 이리듐-루테늄 합금, 스트론튬-루테늄 산화물/이리듐 또는 이리듐 산화물/이리듐을 사용하여 형성될 수 있다.
도 13을 참조하면, 유기 금속 화학 기상 증착 공정, 액상 에피택시 공정, 졸-겔 공정, 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 하부 전극층(337) 상에 강유전체층(343)을 형성한다. 강유전체층(343)은 BaTiO3, PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질, 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질, 혹은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등과 같은 강유전성을 갖는 금속 산화물을 사용하여 형성될 수 있다.
강유전체층(343) 상에는 제1 상부 전극막(347) 및 제2 상부 전극막(353)을 포함하는 상부 전극층(357)이 형성된다. 제1 상부 전극막(347)은 제2 금속 산화물을 강유전체층(343) 상에 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 제1 상부 전극막(347)은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 또는 칼슘-루테늄 산화물을 사용하여 형성될 수 있다.
제2 상부 전극막(353)은 제2 합금을 제1 상부 전극막(347) 상에 스퍼터링 공정, 전자-빔 증착 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성한다. 예를 들면, 제2 상부 전극막(353)은 이리듐-루테늄 합금, 이리듐-백금 합금, 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 또는 백금-팔라듐 합금을 사용하여 형성될 수 있다.
제1 및 제2 상부 전극막(347, 353)을 포함하는 상부 전극층(357)에 대하여 열처리 공정을 수행하여 제1 상부 전극막(347)으로부터 금속의 휘발을 방지하는 한편 제2 상부 전극막(353)에 발생된 손상을 큐어링한다. 상부 전극층(357)은 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 약 500℃ 내지 약 700℃ 정도의 온도에서 약 30초 내지 약 2분 동안 급속 열처리 공정을 수행하여 열처리된다.
제2 상부 전극막(353) 상에 하드 마스크층을 형성한 후, 상기 하드 마스크층 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 하드 마스크층은 산화물, 질화물, 산질화물 또는 금속 산화물을 화학 기상 증착 공정, 스퍼터링 공정, 전자-빔 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정으로 적층하여 형성될 수 있다. 예를 들면, 상기 하드 마스크층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 스트론튬-루테늄 산화물을 사용하여 형성될 수 있다.
상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크층을 부분적으로 식각함으로써, 제2 상부 전극막(353) 상에 강유전체 캐패시터(370)(도 14 참조)를 형성하기 위한 하드 마스크 패턴(359)을 형성한다.
도 14를 참조하면, 하드 마스크 패턴(359)을 식각 마스크로 이용하여 상부 전극층(357), 강유전체층(343), 하부 전극층(337) 및 접착층(323)을 차례로 식각함으로써, 절연 구조물(310) 및 패드(320) 상에 순차적으로 접착층 패턴(325), 하부 전극(340), 강유전체층 패턴(345) 및 상부 전극(360)을 형성한다. 하부 전극(340)은 접착층 패턴(325) 상에 차례로 형성된 제1 하부 전극막 패턴(330) 및 제2 하부 전극막 패턴(335)을 구비한다. 상부 전극(360)은 강유전체층 패턴(345) 상에 순차적으로 형성된 제1 상부 전극막 패턴(350) 및 제2 상부 전극막 패턴(355)을 포함한다. 강유전체 패턴(345) 및 상부 전극(360)을 포함하는 강유전체 캐패시터(370)에 대하여 추가적인 열처리 공정을 수행하여 제1 상부 전극막 패턴(350) 및 강유전체층 패턴(345)을 구성하는 물질들을 결정화시킬 수 있다.
강유전체 캐패시터의 특성 측정
이하, 첨부된 도면들을 참조로 하여 본 발명의 실험예 및 비교예에 따라 제조된 강유전체 캐패시터들의 강유전적 및 전기적인 특성을 측정한 결과를 설명한다.
실험예 1
기판 상에 스퍼터링 공정을 이용하여 제1 및 제2 하부 전극막을 갖는 하부 전극층을 형성하였다. 상기 제1 하부 전극막은 티타늄-알루미늄 질화물을 사용하여 형성하였으며, 상기 제2 하부 전극막은 이리듐을 사용하여 형성하였다. 상기 하부 전극층 상에 약 575℃의 온도에서 유기 금속 화학 기상 증착 공정으로 PZT를 증착하여 강유전체층을 형성하였다.
상기 강유전체층 상에 약 350℃의 온도에서 스퍼터링 공정을 이용하여 스트론튬-루테늄 산화물을 증착하여 제1 상부 전극막을 형성하였다. 상기 제1 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 상기 제1 상부 전극막의 두께는 약 50Å 정도였다.
상기 제1 상부 전극막 상에 상온에서 이리듐 및 루테늄을 동시에 스퍼터링하여 제2 상부 전극막을 형성하였다. 상기 제2 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 상기 제2 상부 전극막 내의 이리듐 및 루테늄의 함량은 각기 약 40원자량% 및 약 60원자량% 정도였다. 상기 제2 상부 전극막의 두께는 약 1,000Å 정도였다.
상기 제1 및 제2 상부 전극막을 갖는 상부 전극층이 형성된 기판에 대하여 약 600℃의 온도에서 약 60초 동안 급속 열처리 공정을 수행하였다. 상기 급속 열처리 공정은 산소 가스 분위기 하에서 수행되었다.
상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 패터닝하여, 상기 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 포함하는 강유전체 캐패시터를 형성하였다.
실험예 2
기판 상에 스퍼터링 공정을 이용하여 제1 및 제2 하부 전극막을 갖는 하부 전극층을 형성하였다. 상기 제1 하부 전극막은 티타늄-알루미늄 질화물을 사용하여 형성하였으며, 상기 제2 하부 전극막은 이리듐을 사용하여 형성하였다. 상기 하부 전극층 상에 약 575℃의 온도에서 유기 금속 화학 기상 증착 공정으로 PZT를 증착하여 강유전체층을 형성하였다.
상기 강유전체층 상에 약 350℃의 온도에서 스퍼터링 공정을 이용하여 스트론튬-루테늄 산화물을 증착하여 제1 상부 전극막을 형성하였다. 상기 제1 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 상기 제1 상부 전극막의 두께는 약 50Å 정도였다.
상기 제1 상부 전극막 상에 상온에서 이리듐 및 루테늄을 동시에 스퍼터링하여 제2 상부 전극막을 형성하였다. 상기 제2 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 상기 제2 상부 전극막 내의 이리듐 및 루테늄의 함량은 각기 약 50원자량% 및 약 50원자량% 정도였다. 상기 제2 상부 전극막의 두께는 약 1,000Å 정도였다.
상기 제1 및 제2 상부 전극막을 갖는 상부 전극층이 형성된 기판에 대하여 약 600℃의 온도에서 약 60초 동안 급속 열처리 공정을 수행하였다. 상기 급속 열처리 공정은 산소 가스 분위기 하에서 수행되었다.
상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 패터닝하여, 상기 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 포함하는 강유전체 캐패시터를 형성하였다.
비교예 1
기판 상에 제1 및 제2 하부 전극막을 갖는 하부 전극층을 형성하였다. 상기 제1 하부 전극막은 티타늄-알루미늄 질화물을 스퍼터링 공정으로 증착하여 형성하였으며, 상기 제2 하부 전극막은 이리듐을 스퍼터링 공정을 이용하여 형성하였다. 상기 하부 전극층 상에 약 575℃의 온도에서 유기 금속 화학 기상 증착 공정으로 PZT를 증착하여 강유전체층을 형성하였다.
상기 강유전체층 상에 약 350℃의 온도에서 스퍼터링 공정을 이용하여 스트론튬-루테늄 산화물을 증착하여 제1 상부 전극막을 형성하였다. 상기 제1 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 상기 제1 상부 전극막의 두께는 약 50Å 정도였다.
상기 제1 상부 전극막 상에 상온에서 이리듐을 스퍼터링하여 제2 상부 전극막을 형성하였다. 상기 제2 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 이리듐만으로 이루어진 상기 제2 상부 전극막의 두께는 약 600Å 정도였다.
상기 제1 및 제2 상부 전극막을 갖는 상부 전극층이 형성된 기판에 대하여 약 600℃의 온도에서 약 60초 동안 급속 열처리 공정을 수행하였다. 상기 급속 열처리 공정은 산소 가스 분위기 하에서 수행되었다.
상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 패터닝하여, 상기 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 포함하는 강유전체 캐패시터를 형성하였다.
비교예 2
기판 상에 제1 및 제2 하부 전극막을 갖는 하부 전극층을 형성하였다. 상기 제1 하부 전극막은 티타늄-알루미늄 질화물을 스퍼터링 공정으로 증착하여 형성하였으며, 상기 제2 하부 전극막은 백금을 스퍼터링 공정을 이용하여 형성하였다. 상기 하부 전극층 상에 약 575℃의 온도에서 유기 금속 화학 기상 증착 공정으로 PZT를 증착하여 강유전체층을 형성하였다.
상기 강유전체층 상에 약 350℃의 온도에서 스퍼터링 공정을 이용하여 스트론튬-루테늄 산화물을 증착하여 제1 상부 전극막을 형성하였다. 상기 제1 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 상기 제1 상부 전극막의 두께는 약 50Å 정도였다.
상기 제1 상부 전극막 상에 상온에서 이리듐을 스퍼터링하여 제2 상부 전극막을 형성하였다. 상기 제2 상부 전극막은 아르곤 가스 분위기 하에서 형성되었다. 이리듐만으로 이루어진 상기 제2 상부 전극막의 두께는 약 600Å 정도였다. 상기 제1 및 제2 상부 전극막을 갖는 상부 전극층이 형성된 기판에 대하여 약 600℃의 온도에서 약 60초 동안 급속 열처리 공정을 수행하였다. 상기 급속 열처리 공정은 산소 가스 분위기 하에서 수행되었다.
상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 패터닝하여, 상기 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 포함하는 강유전체 캐패시터를 형성하였다.
도 15는 본 발명의 실험예 1에 따른 강유전체 캐패시터의 제1 상부 전극막과 제1 상부 전극막 사이에 발생되는 스트레스를 나타내는 그래프이다.
도 15를 참조하면, 실험예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생되는 스트레스는 약 2.69× 109dyne/㎠ 정도로 도 2에 도시한 종래의 강유전체 캐패시터의 경우에 비하여 약 1/10 이하로 감소됨을 확인할 수 있다. 또한, 도 2에 도시한 바와 같이, 종래의 강유전체 캐패시터의 경우에는 발생되는 스트레스가 열처리 공정 전후를 통하여 압축 응력으로부터 인장 응력으로 크게 변하게 된다. 그러나, 도 15에 도시한 바와 같이, 본 발명의 실험예 1에 따른 강유전체 캐패시터에 있어서는 발생되는 스트레스가 열처리 공정을 전후하여 모두 압축 응력으로 크게 변화되지 않음을 알 수 있다. 따라서, 실험예 1에 따른 강유전체 캐패시터는 강유전체층 패턴과 상부 전극 사이에 dead layer에 해당되는 계면층이 형성되는 것을 억제하여 향상된 강유전적 특성을 가진다.
도 16은 실험예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생된 스트레스와 비교예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생된 스트레스를 나타내는 그래프이다. 도 16에 있어서 "△"는 비교예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생된 스트레스를 나타내며, "▽"는 실험예 1에 따른 강유전체 캐패시터의 제1 및 제2 상부 전극막 사이에 발생된 스트레스를 나타낸다. 도 17은 비교예 1에 따른 강유전체 캐패시터의 단면을 전자 현미경을 이용하여 촬영한 사진이다.
도 16을 참조하면, 실험예 1에 따른 강유전체 캐패시터가 비교예 1에 따른 강유전체 캐패시터에 비하여 온도 변화에 따른 스트레스의 변화가 현저하게 작게 나타났다. 이러한 결과는, 도 17에 도시한 바와 같이, 비교예 1에 따른 강유전체 캐패시터의 경우에는 스트론튬-루테늄 산화물로 구성된 제1 상부 전극막과 이리듐으로 이루어진 제2 상부 전극막을 포함하는 상부 전극과 강유전체층 패턴 사이에 스트레스로 인한 리프팅과 같은 결함(I)이 생성되는 것으로 확인할 수 있다.
도 18은 비교예 1에 따른 강유전체 캐패시터의 인가되는 전압에 따른 분극을 나타내는 분극-전압 이력곡선(P-V hysteresis)을 나타내는 그래프이며, 도 19는 비교예 2에 따른 강유전체 캐패시터의 인가되는 전압에 따른 분극을 나타내는 분극-전압 이력곡선을 나타내는 그래프이다.
도 18에 있어서, +Vc는 약 0.65V 정도였고, -Vc는 약 0.45V 정도였으며, +2Pr은 약 41μC/㎠ 정도였고, -2Pr은 약 -40μC/㎠ 정도였다. 도 18을 참조하면, 비교예 1에 따른 강유전체 캐패시터는 상대적으로 우수한 분극 특성을 나타내지만, 상부 전극과 강유전체층 패턴 사이에 발생되는 스트레스로 인하여 +Vc의 값과 -Vc의 값이 비대칭적이 되는 것과 같이 열화된 강유전적 특성을 나타낸다.
도 19에 있어서, +Vc는 약 0.87V 정도였고, -Vc는 약 0.23V 정도였으며, +2Pr은 약 39μC/㎠ 정도였고, -2Pr은 약 -38μC/㎠ 정도였다. 도 19를 참조하면, 비교예 2에 따른 강유전체 캐패시터는 상부 전극과 강유전체층 패턴 사이에 발생되는 스트레스로 인하여 분극 특성도 열화될 뿐만 아니라 +Vc의 값과 -Vc의 값이 크게 비대칭적이 되는 것과 같이 크게 저하된 강유전적 특성을 나타낸다. 특히, 도 19에 도시한 비교예 2에 따른 강유전체 캐패시터의 경우에는 과도한 스트레스로 인 하여 시간이 지남에 따라 분극-전압 이력곡선의 positive shift가 심화되는 현상을 보이기 때문에 이러한 강유전체 캐패시터는 신뢰성을 테스트하는 공정에서 실패(fail)될 가능성이 매우 높아진다.
도 20은 실험예 1 및 비교예 1에 따른 강유전체 캐패시터들의 분극-전압 이력곡선들을 비교한 그래프이다. 도 20에 있어서, "II"는 비교예 1에 따른 강유전체 캐패시터의 분극-전압 이력곡선을 나타내며, "III" 은 실험예 1에 따른 강유전체 캐패시터의 분극-전압 이력곡선을 의미한다.
도 20을 참조하면, 비교예 1에 따른 강유전체 캐패시터(II)에 있어서, 인가된 전압이 약 1.22V일 경우 2Pr값은 약 42.3μC/㎠ 정도였다. 이에 비하여, 실험예 1에 따른 강유전체 캐패시터(III)의 경우에는, 인가된 전압이 약 1.14V일 때 2Pr값이 약 46.38μC/㎠ 정도였다.
도 21은 실험예 1 및 비교예 1에 따른 강유전체 캐패시터들의 인가된 전압에 따른 최대 분극 값들 및 최소 분극값들을 측정한 그래프이다. 도 21에 있어서, "IV"는 비교예 1에 따른 강유전체 캐패시터의 최대 분극을 나타내며, "IV'"는 비교예 1에 따른 강유전체 캐패시터의 최소 분극을 의미한다. 또한, "V"는 실험예 1에 따른 강유전체 캐패시터의 최대 분극을 의미하며, "V'"는 실험예 1에 따른 강유전체 캐패시터의 최소 분극을 나타낸다. 또한, 도 22는 실험예 1 및 비교예 1에 따른 강유전체 캐패시터들의 인가된 전압에 따른 2Pr값들을 측정한 그래프이다. 도 22에 있어서, "VI"는 비교예 1에 따른 강유전체 캐패시터의 2Pr값을 의미하며, "VII"는 실험예 1에 따른 강유전체 캐패시터의 2Pr값을 나타낸다.
도 21 및 도 22를 참조하면, 인가된 전압이 약 2.0V 정도일 때, 비교예 1에 따른 강유전체 캐패시터의 최대 분극값(IV)은 약 69μC/㎠ 정도이며, 최소 분극값(IV')은 약 17μC/㎠ 정도이므로 비교예 1에 따른 강유전체 캐패시터의 2P값(VI)은 약 52μC/㎠ 정도였다. 이에 비하여, 실험예 1에 따른 강유전체 캐패시터의 최대 분극값(V)은 약 71μC/㎠ 정도이며, 최소 분극값(V')은 약 15μC/㎠ 정도로서 실험예 1에 따른 강유전체 캐패시터의 2Pr값은 약 56μC/㎠ 정도였다.
도 20 내지 도 22에 도시한 바와 같이, 이리듐-루테늄 합금으로 구성된 제2 상부 전극막을 포함하는 실험예 1에 따른 강유전체 캐패시터가 이리듐만으로 이루어진 제2 상부 전극막을 구비하는 비교예 1에 따른 강유전체 캐패시터에 비하여 우수한 강유전적 특성을 가짐을 알 수 있다.
도 23은 실험예 1에 따른 강유전체 캐패시터의 프로그래밍 사이클에 따른 분극의 변화를 나타내는 그래프이다. 도 23에 있어서."■"는 최대 분극값을 나타내고, "●"는 최소 분극값을 의미하며, "▲"는 2Pr값을 나타낸다. 도 23에 도시한 실험예 1에 따른 강유전체 캐패시터의 최소 분극값 및 최대 분극값은 약 85℃ 정도의 온도에서 하부 전극에 약 1.6V정도의 전압을 인가하면서 약 1.17× 1010회 정도의 프로그래밍 사이클을 수행한 후에 측정한 결과이다. 또한, 도 24는 실험예 1에 따른 강유전체 캐패시터의 프로그래밍 사이클에 따른 분극-전압 이력곡선의 변화를 나타내는 그래프이다. 도 24에 있어서, "VIII"은 프로그래밍을 수행하기 전의 강유전체 캐패시터의 분극-전압 이력곡선을 의미하며, "IX"는 약 1.17× 1010회 정도의 프로그래밍 사이클을 수행한 후의 강유전체 캐패시터의 분극-전압 이력곡선을 나타낸다.
도 23 및 도 24를 참조하면, 실험예 1에 따른 강유전체 캐패시터의 -2Pr값은 약 -48.293μC/㎠로부터 약 -46.694μC/㎠ 정도로, 약 1.17× 1010회 정도의 프로그래밍 사이클을 수행한 후에도 약 96.7% 정도의 -2Pr값을 유지하였다.
도 25는 비교예 1에 따른 강유전체 캐패시터의 시간에 따른 분극값의 변화를 나타내는 그래프이며, 도 26은 실험예 1에 따른 강유전체 캐패시터의 시간에 따른 분극값의 변화를 나타내는 그래프이다. 도 25 및 도 26에 있어서, "A" 및 "A'"는 각기 D0OS 테스트 단계에서 약 150℃ 정도의 온도에서 약 48 시간이 경과한 후의 비교예 1 및 실험예 1에 따른 강유전체 캐패시터들의 분극값을 나타내며, "B" 및 "B'"는 각기 PSW 테스트 단계에서 약 150℃ 정도의 온도에서 약 67.5 시간이 경과한 후의 비교예 1 및 실험예 1에 따른 강유전체 캐패시터들의 분극값을 나타낸다. 또한, "C" 및 "C'"는 각기 D1OS 테스트 단계에서 약 150℃ 정도의 온도에서 약 115.5 시간이 경과한 후의 비교예 1 및 실험예 1에 따른 강유전체 캐패시터들의 분극값을 나타낸다.
도 25를 참조하면, 비교예 1에 따른 강유전체 캐패시터의 각 테스트에 대하여 분극값은 최초의 분극값들로부터 각기 약 96.5%(A), 약 94.2%(B) 및 약 90.5%(C)까지 감소하였다. 그러나, 도 26에 도시한 바와 같이, 실험예 1에 따른 강유전체 캐패시터는 각 테스트에 대하여 최초의 분극값들로부터 각기 약 97.5%(A'), 약 96.7%(B') 및 약 94.4%(C') 정도로 감소되었다.
도 25 및 도 26에 도시한 바와 같이, 실험예 1에 따른 강유전체 캐패시터의 분극 보존 특성이 비교예 1에 따른 강유전체 캐패시터의 분극 보존 특성에 비하여 훨씬 우수함을 확인할 수 있다. 이에 따라, 실험예 1에 따른 강유전체 캐패시터의 데이터 보존력 등과 같은 전기적인 특성이 비교예 1에 따른 강유전체 캐패시터의 전기적인 특성에 비하여 개선됨을 알 수 있다.
반도체 장치 및 그 제조 방법
도 27은 본 발명의 일 실시예에 따른 반도체 장치의 단면도를 도시한 것이다.
도 27을 참조하면, FRAM 장치와 같은 상기 반도체 장치는, 기판(100)에 형성된 제1 및 제2 콘택 영역(435, 440), 기판(400) 상에 형성된 게이트 구조물(430)들, 제1 및 제2 콘택 영역(435, 440)에 접촉되는 제1 및 제2 패드(450, 455), 제2 패드(455) 상에 형성된 하부 배선(470), 제1 패드(450) 상에 형성된 제3 패드(480), 제3 패드(480)에 연결되는 강유전체 캐패시터(525), 강유전체 캐패시터(525) 상에 형성된 층간 절연막들 및 배선 라인들을 포함한다.
도 28 내지 도 30은 도 27에 도시한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28을 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(400) 상에 소자 분 리막(405)을 형성함으로써, 반도체 기판(400)에 액티브 영역 및 필드 영역을 정의한다. 반도체 기판(400)은 실리콘 웨이퍼 또는 SOI 기판을 포함한다.
열산화법이나 화학 기상 증착 공정으로 소자 분리막(405)이 형성된 반도체 기판(400) 상에 얇은 두께의 게이트 산화막을 형성한 후, 상기 게이트 산화막 상에 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한다. 상기 게이트 도전막은 불순물로 도핑된 폴리실리콘을 사용하여 형성되며, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
상기 게이트 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 산화막을 순차적으로 식각함으로써, 반도체 기판(400) 상에 각기 게이트 산화막 패턴(410), 게이트 전극(415) 및 게이트 마스크(420)를 포함하는 게이트 구조물(430)들을 형성한다.
상기 게이트 구조물(430)들이 형성된 반도체 기판(400) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(430)들의 측면에 게이트 스페이서(425)를 형성한다.
게이트 스페이서(425)가 형성된 게이트 구조물(430)들을 이온 주입 마스크로 이용하여 게이트 구조물(430)들 사이에 노출되는 반도체 기판(400)에 이온 주입 공정으로 불순물을 주입함으로써, 반도체 기판(400)에 소스/드레인 영역들에 해당되는 제1 콘택 영역(435) 및 제2 콘택 영역(440)을 형성한다. 제1 및 제2 콘택 영역들(435, 440)은 강유전체 캐패시터(525)(도 29 참조)를 위한 제1 패드(450)와 하부 배선(470)을 위한 제2 패드(455)가 각기 접촉되는 캐패시터 콘택 영역 및 하부 배선 콘택 영역으로 구분된다. 이에 따라 반도체 기판(400) 상에는 각기 게이트 구조물(430)들, 게이트 스페이서(425)들, 그리고 제1 및 제2 콘택 영역들(435, 440)을 포함하는 트랜지스터들이 형성된다.
다시 도 28을 참조하면, 게이트 구조물(430)들을 덮으면서 반도체 기판(400) 상에 산화물을 사용하여 제1 층간 절연막(445)을 형성한다. 제1 층간 절연막(445)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제1 층간 절연막(445)의 상부를 제거함으로써, 제1 층간 절연막(445)의 상면을 평탄화시킨다.
제1 층간 절연막(445) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(445)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(445)에 제1 및 제2 콘택 영역(435, 440)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들 가운데 일부는 제1 콘택 영역(435)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 제2 콘택 영역(440)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 제1 및 제2 콘택 영역(435, 440)을 노출시키는 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(445) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제1 층간 절연막(445)의 상면이 노출될 때까지 상기 제1 도전막을 부분적으로 제거함으로써, 각기 상기 제1 콘택홀들을 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 패드(450) 및 제2 패드(455)를 형성한다. 제1 패드(450)는 캐패시터 콘택 영역인 제1 콘택 영역(435)에 접촉되며, 제2 패드(455)는 하부 배선 콘택 영역인 제2 콘택 영역(440)에 접촉된다.
제1 및 제2 패드(450, 455)를 포함하는 제1 층간 절연막(445) 상에 제2 층간 절연막(460)을 형성한다. 제2 층간 절연막(460)은 후속하여 형성되는 하부 배선(470)과 제1 패드(450)를 전기적으로 절연시킨다. 제2 층간 절연막(460)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제2 층간 절연막(460)을 부분적으로 제거함으로써, 제2 층간 절연막(460)의 상면을 평탄화시킨다.
제2 층간 절연막(460) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(460)을 부분적으로 식각함으로써, 제2 층간 절연막(460)에 제1 층간 절연막(445)에 매 립된 제2 패드(455)를 노출시키는 제2 콘택홀(465)을 형성한다.
도 29를 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀(465)을 채우면서 제2 층간 절연막(460) 상에 제2 도전막을 형성한다.
상기 제2 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 도전막을 식각함으로써, 제2 콘택홀(465)을 채우면서 제2 층간 절연막(460) 상에 하부 배선(470)을 형성한다.
화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 하부 배선(470)을 덮으면서 제2 층간 절연막(460) 상에 제3 층간 절연막(475)을 형성한다. 제3 층간 절연막(475)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성될 수 있다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정으로 제3 층간 절연막(475)을 부분적으로 제거함으로써 제3 층간 절연막(475)의 상면을 평탄화시킨다.
제3 층간 절연막(475) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(475) 및 제2 층간 절연막(460)을 부분적으로 식각함으로써, 제1 패드(450)들을 노출시키는 제3 콘택홀들(도시되지 않음)을 형성한다. 상기 제3 콘택홀들은 각기 캐패시터 콘택홀들에 해당된다. 본 발명의 다른 실시예에 따르면, 상기 제3 콘택홀들을 형성 한 후, 추가적인 세정 공정을 수행하여 상기 제3 콘택홀들을 통해 노출되는 제1 패드(450)들의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
다시 도 29를 참조하면, 상기 제3 콘택홀들을 채우면서 제3 층간 절연막(475) 상에 제3 도전막을 형성한 후, 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(475)의 상면이 노출될 때까지 상기 제3 도전막을 부분적으로 제거함으로써, 상기 제3 콘택홀들 내에 각기 제3 패드(480)를 형성한다. 제3 패드(480)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(450)와 후속하여 형성되는 하부 전극(515)을 서로 전기적으로 연결시키는 역할을 한다. 하부 전극(515)은 제3 패드(480) 및 제1 패드(450)를 통하여 제1 콘택 영역(435)에 전기적으로 연결된다.
제3 패드(480) 및 제3 층간 절연막(475) 상에 제1 하부 전극막 및 제2 하부 전극막을 순차적으로 형성한다. 상기 제1 하부 전극막은 제1 금속 질화물을 전자-빔 증착 공정, 화학 기상 증착 공정, 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성된다. 상기 제2 하부 전극막은 제1 금속, 제1 금속 산화물 및/또는 제1 합금을 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제1 하부 전극막을 형성하기 전에, 제3 패드(480) 및 제3 층간 절연막(475) 상에 금속 또는 금속 질화물을 사용하여 접착층을 형성할 수 있다.
상기 제2 하부 전극막 상에 강유전체층을 형성한다. 상기 강유전체층은 강유전성 물질이나 금속이 도핑된 강유전성 물질 혹은 강유전성을 갖는 금속 산화물을 유기 금속 화학 기상 증착 공정, 액상 애피택시 공정, 졸-겔 공정, 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
상기 강유전체층 상에 제2 금속 산화물을 사용하여 제1 상부 전극막을 형성한 다음, 상기 제1 상부 전극막 상에 제2 합금을 사용하여 제2 상부 전극막을 형성한다.
상기 제2 상부 전극막을 형성한 후, 상기 제1 및 제2 상부 전극막을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정으로 열처리한다.
다시 도 29를 참조하면, 상기 제1 상부 전극 상에 하드 마스크(도시되지 않음)를 형성한 후, 상기 하드 마스크를 식각 마스크로 이용하여, 상기 제1 상부 전극막, 상기 제1 상부 전극막, 상기 강유전체층, 상기 제2 하부 전극막 및 상기 제1 하부 전극막을 차례로 패터닝함으로써, 제3 패드(480) 및 제3 층간 절연막(475) 상에 하부 전극(515), 강유전체층 패턴(495) 및 상부 전극(520)을 포함하는 강유전체 캐패시터(525)를 형성한다. 하부 전극(515)은 제1 및 제2 하부 전극막 패턴(485, 490)을 구비하며, 상부 전극(520)은 제1 및 제2 상부 전극막 패턴(500, 505)을 포함한다. 전술한 식각 공정을 통하여, 강유전체 캐패시터(525)는 전체적으로 반도체 기판(400)에 수평한 방향에 대하여 약 80°내지 약 90°정도의 큰 각도로 경사진 측벽을 가진다.
강유전체 캐패시터(525)를 덮으면서 제3 층간 절연막(475) 상에 장벽층(510)을 형성한다. 장벽층(510)은 금속 산화물 또는 금속 질화물을 전자-빔 증착 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 스퍼터링 공정으로 적층하여 형성될 수 있다. 장벽층(510)은 수소의 확산을 억제하여 강유전체층 패턴(495)의 특성이 저하되는 것을 방지하는 역할을 한다.
다시 도 29를 참조하면, 장벽층(510) 상에 제4 층간 절연막(530)을 형성한다. 제4 층간 절연막(530)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 상부 전극(520)이 노출될 때까지 제4 층간 절연막(530) 및 장벽층(510)을 부분적으로 제거한다.
제4 층간 절연막(530) 및 노출된 상부 전극(520) 상에 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정을 이용하여 제4 도전막을 형성한다. 상기 제4 도전막은 금속, 도전성 금속 산화물 또는 도전성 금속 질화물을 사용하여 형성한다.
상기 제4 도전막 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제4 도전막을 식각함으로써, 상부 전극(520)에 접촉되는 로컬 플레이트 라인(535)을 형성한다. 로컬 플레이트 라인(535)은 인접하는 강유전체 캐패시터(525)의 상부 전극(520)들에 공통 적으로 접촉된다.
로컬 플레이트 라인(535) 및 제4 층간 절연막(530) 상에 제5 층간 절연막(540)을 형성한다. 제5 층간 절연막(540)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
도 30을 참조하면, 제5 층간 절연막(540) 상에 금속 또는 도전성 금속 질화물을 스퍼터링 공정, 원자층 적층 공정 또는 화학 기상 증착 공정으로 증착하여 제5 도전막을 형성한다.
상기 제5 도전막 상에 제7 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제7 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제5 도전막을 식각함으로써, 제5 층간 절연막(540) 상에 부분적으로 상부 배선(545)을 형성한다.
제1 상부 배선(545) 및 제5 층간 절연막(540) 상에 제6 층간 절연막(550)을 형성한다. 제6 층간 절연막(550)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 증착하여 형성될 수 있다.
제6 층간 절연막(550) 상에 제8 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제8 포토레지스트 패턴을 식각 마스크로 이용하여 제6 층간 절연막(550) 및 제5 층간 절연막(540)을 부분적으로 식각함으로써, 로컬 플레이트 라인(535)을 노출시킨다.
노출된 로컬 플레이트 라인(535) 상에 제6 도전막을 형성한다. 상기 제6 도전막은 알루미늄, 티타늄, 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 스퍼터링 공정, 원자층 적층 공정 또는 화학 기상 증착 공정으로 증착하여 형성될 수 있다.
상기 제6 도전막 상에 제9 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제9 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제6 도전막을 식각함으로써, 로컬 플레이트 라인(535)에 접촉되는 메인 플레이트 라인(555)을 형성한다. 이에 따라, 반도체 기판(400) 상에는 강유전체 캐패시터(525)를 포함하는 반도체 장치가 완성된다.
본 발명에 따르면, 스트론튬-루테늄 산화물과 같은 금속 산화물을 사용하여 제1 상부 전극막을 형성하고, 이리듐-루테늄 합금과 같은 합금을 사용하여 제2 상부 전극막을 형성한 다음, 상기 제1 및 제2 상부 전극막에 대하여 열처리 공정을 수행한다. 따라서, 상기 제1 및 제2 상부 전극막을 포함하는 강유전체 구조물의 분극 또는 데이터 보존력의 향상 및 피로 저항 증가 등과 같이 강유전적 및 전기적 특성을 크게 개선할 수 있으며, 이러한 강유전체 구조물을 갖는 강유전체 캐패시터의 강유전적 및 전기적 특성을 현저하게 향상시킬 수 있다. 또한, 이리듐-루테늄 합금을 포함하는 제2 상부 전극막을 식각하는 동안 활발한 휘발성을 갖는 루테늄 산화물(RuO4)과 같은 식각 부산물이 생성되기 때문에 강유전체 캐패시터의 측벽이 약 80° 내지 약 90° 사이의 큰 경사 각도를 가질 수 있다. 따라서, 강유전체 캐 패시터의 유효 면적이 확장되어 데이터 센싱 마진이 증가한다. 더욱이, 상기 강유전체 구조물을 FRAM 장치 등의 반도체 장치에 적용할 경우, 상기 반도체 장치의 신뢰성과 전기적인 특성을 크게 개선할 수 있다.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (46)
- 제1 금속 질화물을 포함하는 제1 하부 전극막과 상기 제1 하부 전극막 상에 형성되며 제1 금속, 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 제2 하부 전극막을 갖는 하부 전극;상기 제1 하부 전극막 아래에 형성되며, 제2 금속 또는 제2 금속 질화물을 포함하는 접착층;상기 하부 전극 상에 형성된 강유전체층; 및상기 강유전체층 상에 형성되며 제2 금속 산화물을 포함하는 제1 상부 전극막과 상기 제1 상부 전극막 상에 형성되며 제2 합금을 포함하는 제2 상부 전극막을 갖는 상부 전극을 구비하는 강유전체 구조물.
- 제1항에 있어서, 상기 제1 하부 전극막은 티타늄 질화물, 알루미늄 질화물, 티타늄-알루미늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄-실리콘 질화물 및 탄탈륨-실리콘 질화물로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
- 제1항에 있어서, 상기 제2 하부 전극막은 이리듐, 백금, 루테늄, 팔라듐, 이리듐 산화물, 루테늄 산화물, 스트론튬-루테늄 산화물 및 이리듐-루테늄 합금으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
- 제1항에 있어서, 상기 제2 하부 전극막은 상기 제1 금속 및 상기 제1 금속 산화물을 포함하는 이중막 구조를 가지는 것을 특징으로 하는 강유전체 구조물.
- 제1항에 있어서, 상기 제1 금속 산화물 및 상기 제1 합금은 각기 상기 제2 금속 산화물 및 상기 제2 합금과 동일한 것을 특징으로 하는 강유전체 구조물.
- 제1항에 있어서, 상기 강유전체층은 BaTiO3, PZT, SBT, BLT, PLZT 및 BST로 이루어진 그룹 중에서 선택된 어느 하나의 강유전성 물질을 포함하는 것을 특징으로 하는 강유전체 구조물.
- 제1항에 있어서, 상기 제1 상부 전극막은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 및 칼슘-루테늄 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
- 제1항에 있어서, 상기 제2 상부 전극막은 이리듐-루테늄 합금, 이리듐-백금 합금. 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 및 백금-팔라듐 합금으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
- 제8항에 있어서, 상기 제2 상부 전극막은 30원자량% 내지 50원자량%의 이리듐 및 50원자량% 내지 70원자량%의 루테늄을 포함하는 것을 특징으로 하는 강유전체 구조물.
- 제8항에 있어서, 상기 제2 상부 전극막 내의 이리듐과 루테늄의 함량비는 1：1.0 내지 1：1.4인 것을 특징으로 하는 강유전체 구조물.
- 삭제
- 제1항에 있어서, 상기 접착층은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 및 텅스텐 질화물로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
- 티타늄-알루미늄 질화물 및 이리듐을 포함하는 하부 전극;상기 하부 전극 상에 형성되며, 유기 금속 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층; 및상기 강유전체층 상에 형성되며, 30원자량% 내지 50원자량%의 이리듐 및 50 원자량% 내지 70원자량%의 루테늄을 함유하는 이리듐-루테늄 합금과 스트론튬-루테늄 산화물을 포함하는 상부 전극을 구비하는 강유전체 구조물.
- 제13항에 있어서, 상기 하부 전극은,상기 티타늄-알루미늄 질화물을 포함하는 제1 하부 전극막; 및상기 제1 하부 전극막 상에 형성되며, 상기 이리듐을 포함하는 제2 하부 전극막을 구비하는 것을 특징으로 하는 강유전체 구조물.
- 제14항에 있어서, 상기 제1 하부 전극막 아래에 형성되며, 티타늄을 포함하는 접착층을 더 구비하는 것을 특징으로 하는 강유전체 구조물.
- 제13항에 있어서, 상기 상부 전극은,상기 강유전체층 상에 형성되며, 상기 스트론튬-루테늄 산화물을 포함하는 제1 상부 전극막; 및상기 제1 상부 전극막 상에 형성되며, 상기 이리듐-루테늄 합금을 포함하는 제2 상부 전극막을 구비하는 것을 특징으로 하는 강유전체 구조물.
- 기판 상에 형성된 하부 구조물;상기 하부 구조물을 덮는 절연 구조물;상기 하부 구조물에 전기적으로 연결되며 제1 금속 질화물을 포함하는 제1 하부 전극막 패턴과, 상기 제1 하부 전극막 패턴 상에 형성되며 제1 금속, 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 제2 하부 전극막 패턴을 갖는 하부 전극;상기 절연 구조물과 상기 제1 하부 전극막 패턴 사이에 형성되며, 제2 금속 또는 제2 금속 질화물을 포함하는 접착층 패턴;상기 하부 전극 상에 형성된 강유전체층 패턴; 및상기 강유전체층 패턴 상에 형성되며 제2 금속 산화물을 포함하는 제1 상부 전극막 패턴과 상기 제1 상부 전극막 패턴 상에 형성되며 제2 합금을 포함하는 제2 상부 전극막 패턴을 갖는 상부 전극을 포함하는 강유전체 캐패시터.
- 제17항에 있어서, 상기 제2 하부 전극막 패턴은 상기 제1 금속 및 상기 제1 금속 산화물을 포함하는 이중막 구조를 가지는 것을 특징으로 하는 강유전체 캐패시터.
- 제17항에 있어서, 상기 제1 상부 전극막 패턴은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 및 칼슘-루테늄 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하며, 상기 제2 상부 전극막 패턴은 이리듐-루테늄 합금, 이리듐-백금 합금. 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 및 백금-팔라듐 합금으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
- 제19항에 있어서, 상기 제2 상부 전극막 패턴은 30원자량% 내지 50원자량%의 이리듐 및 50원자량% 내지 70원자량%의 루테늄을 함유하는 이리듐-루테늄 합금을 포함하는 것을 특징으로 하는 강유전체 캐패시터.
- 제17항에 있어서, 상기 접착층 패턴은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 및 텅스텐 질화물로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
- 기판 상에 형성된 하부 구조물;상기 하부 구조물에 전기적으로 연결되며, 티타늄-알루미늄 질화물 및 이리듐을 포함하는 하부 전극;상기 하부 전극 상에 형성되며, 유기 금속 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층 패턴; 및상기 강유전체층 패턴 상에 형성되며, 30원자량% 내지 50원자량%의 이리듐 및 50원자량% 내지 70원자량%의 루테늄을 함유하는 이리듐-루테늄 합금과 스트론튬-루테늄 산화물(SRO)을 포함하는 상부 전극을 구비하는 강유전체 캐패시터.
- 제22항에 있어서, 상기 하부 전극은,상기 하부 구조물에 전기적으로 연결되며, 상기 티타늄-알루미늄 질화물을 포함하는 제1 하부 전극막 패턴; 및상기 제1 하부 전극막 패턴 상에 형성되며, 상기 이리듐을 포함하는 제2 하부 전극막 패턴을 구비하는 것을 특징으로 하는 강유전체 캐패시터.
- 제23항에 있어서, 상기 하부 구조물을 덮는 절연 구조물;상기 절연 구조물과 상기 제1 하부 전극막 패턴 사이에 형성되며, 티타늄을 포함하는 접착층 패턴을 더 구비하는 것을 특징으로 하는 강유전체 캐패시터.
- 제22항에 있어서, 상기 상부 전극은,상기 강유전체층 패턴 상에 형성되며, 상기 스트론튬-루테늄 산화물을 포함하는 제1 상부 전극막 패턴; 및상기 제1 상부 전극막 패턴 상에 형성되며, 상기 이리듐-루테늄 합금을 포함하는 제2 상부 전극막 패턴을 구비하는 것을 특징으로 하는 강유전체 캐패시터.
- 콘택 영역이 형성된 반도체 기판;상기 반도체 기판 상에 형성된 적어도 하나의 절연막;상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드;상기 패드 및 상기 절연막 상에 형성되며, 제1 금속 질화물을 포함하는 제1 하부 전극막 패턴과 제1 금속, 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 포함하는 제2 하부 전극막 패턴을 갖는 하부 전극;상기 절연막과 상기 제1 하부 전극막 패턴 사이에 형성되며, 제2 금속 또는 제2 금속 질화물을 포함하는 접착층 패턴;상기 하부 전극 상에 형성되는 강유전체층 패턴; 및상기 강유전체층 패턴 상에 형성되며, 제2 금속 산화물을 포함하는 제1 상부 전극막 패턴과 제2 합금을 포함하는 제2 상부 전극막 패턴을 갖는 상부 전극을 구비하는 반도체 장치.
- 제26항에 있어서, 상기 제1 금속 산화물 및 상기 제1 합금은 각기 상기 제2 금속 산화물 및 상기 제2 합금과 동일한 것을 특징으로 하는 반도체 장치.
- 제26항에 있어서, 상기 제1 상부 전극막 패턴은 인듐-주석 산화물, 이리듐 산화물, 스트론튬-루테늄 산화물, 스트론튬-티타늄 산화물, 란탄-니켈 산화물 및 칼슘-루테늄 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하며, 상기 제2 상부 전극막 패턴은 이리듐-루테늄 합금, 이리듐-백금 합금, 이리듐-팔라듐 합금, 루테늄-백금 합금, 루테늄-팔라듐 합금 및 백금-팔라듐 합금으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
- 제28항에 있어서, 상기 제2 상부 전극막 패턴은 30원자량% 내지 50원자량%의 이리듐 및 50원자량% 내지 70원자량%의 루테늄을 포함하는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제1 금속 산화물을 사용하여 제1 하부 전극막을 형성하는 단계;상기 제1 하부 전극막 상에 제1 금속, 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 사용하여 제2 하부 전극막을 형성하는 단계;상기 제1 하부 전극막 아래에 제2 금속 또는 제2 금속 질화물을 사용하여 접착층을 형성하는 단계;상기 제2 하부 전극막 상에 강유전체층을 형성하는 단계;상기 강유전체층 상에 제2 금속 산화물을 사용하여 제1 상부 전극막을 형성하는 단계; 및상기 제1 상부 전극막 상에 제2 합금을 사용하여 제2 상부 전극막을 형성하는 단계를 포함하는 강유전체 구조물의 제조 방법.
- 제31항에 있어서, 상기 제1 하부 전극막은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제31항에 있어서, 상기 강유전체층은 졸-겔 공정, 유기 금속 화학 기상 증착 공정, 원자층 적층 공정, 액상 에피택시 공정 또는 펄스 레이저 증착 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제31항에 있어서, 상기 제1 상부 전극막은 전자-빔 증착 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제31항에 있어서, 상기 제2 상부 전극막은 스퍼터링 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제35항에 있어서, 상기 제2 상부 전극막은 이리듐 타겟 및 루테늄 타겟으로부터 이리듐 및 루테늄을 동시에 스퍼터링하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제35항에 있어서, 상기 제2 상부 전극막은 이리듐-루테늄 합금 타겟으로부터 이리듐-루테늄 합금을 스퍼터링하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제31항에 있어서, 상기 제1 및 제2 상부 전극막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 제41항에 있어서, 상기 제1 및 제2 상부 전극막은 산소 가스, 질소 가스 또는 산소 및 질소의 혼합 가스 분위기 하에서 500℃ 내지 700℃의 온도에서 30초 내 지 2분 동안 열처리되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
- 기판 상에 하부 구조물을 형성하는 단계;제1 금속 질화물을 사용하여 상기 하부 구조물에 전기적으로 연결되는 제1 하부 전극막을 형성하는 단계;제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 사용하여 상기 제1 하부 전극막 상에 제2 하부 전극막을 형성하는 단계;제2 금속 또는 제2 금속 질화물을 사용하여 상기 기판과 상기 제1 하부 전극막 사이에 접착층을 형성하는 단계;상기 제2 하부 전극막 상에 강유전체층을 형성하는 단계;제2 금속 산화물을 사용하여 상기 강유전체층 상에 제1 상부 전극막을 형성하는 단계;제2 합금을 사용하여 상기 제1 상부 전극막 상에 제2 상부 전극막을 형성하는 단계; 및상기 제2 상부 전극막, 상기 제1 상부 전극막, 상기 강유전체층, 상기 제2 하부 전극막, 상기 제1 하부 전극막 및 상기 접착층을 식각하여 접착층 패턴, 하부 전극, 강유전체층 패턴 및 상부 전극을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조 방법.
- 제40항에 있어서, 상기 제2 상부 전극막은 이리듐 타겟 및 루테늄 타겟으로부터 이리듐 및 루테늄을 동시에 스퍼터링하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 제40항에 있어서, 상기 제2 상부 전극막은 이리듐-루테늄 합금 타겟으로부터 이리듐-루테늄 합금을 스퍼터링하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 제40항에 있어서, 상기 제1 및 제2 상부 전극막을 급속 열처리 공정으로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 반도체 기판에 콘택 영역을 형성하는 단계;상기 반도체 기판 상에 적어도 하나의 층간 절연막을 형성하는 단계;상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 적어도 하나의 패드를 형성하는 단계;제1 금속 질화물을 사용하여 상기 패드 및 상기 절연막 상에 제1 하부 전극막을 형성하는 단계;제1 금속, 제1 금속 산화물 및 제1 합금으로 이루어진 그룹 중에서 선택된 적어도 하나를 사용하여 상기 제1 하부 전극막 상에 제2 하부 전극막을 형성하는 단계;제2 금속 또는 제2 금속 질화물을 사용하여 상기 절연막과 상기 제1 하부 전극막 사이에 접착층을 형성하는 단계;상기 제2 하부 전극막 상에 형성되는 강유전체층을 형성하는 단계;제2 금속 산화물을 사용하여 상기 강유전체층 상에 제1 상부 전극막을 형성하는 단계;제2 합금을 사용하여 상기 제1 상부 전극막 상에 제2 상부 전극막을 형성하는 단계; 및상기 제2 상부 전극막, 상기 제1 상부 전극막, 상기 강유전체층, 상기 제2 하부 전극막, 상기 제1 하부 전극막 및 상기 접착층을 식각하여, 접착층 패턴, 하부 전극, 강유전체층 패턴 및 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제44항에 있어서, 상기 제2 상부 전극막은 이리듐 타겟 및 루테늄 타겟으로부터 이리듐 및 루테늄을 동시에 스퍼터링하여 형성되거나 이리듐-루테늄 합금 타겟으로부터 이리듐-루테늄 합금을 스퍼터링하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제44항에 있어서, 상기 제1 및 제2 상부 전극막을 급속 열처리 공정으로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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