KR100718267B1 - 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 - Google Patents

강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100718267B1
KR100718267B1 KR1020050023904A KR20050023904A KR100718267B1 KR 100718267 B1 KR100718267 B1 KR 100718267B1 KR 1020050023904 A KR1020050023904 A KR 1020050023904A KR 20050023904 A KR20050023904 A KR 20050023904A KR 100718267 B1 KR100718267 B1 KR 100718267B1
Authority
KR
South Korea
Prior art keywords
electrode layer
lower electrode
ferroelectric
layer pattern
metal
Prior art date
Application number
KR1020050023904A
Other languages
English (en)
Other versions
KR20060102377A (ko
Inventor
유동철
배병재
임지은
임동현
김명곤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050023904A priority Critical patent/KR100718267B1/ko
Priority to US11/270,730 priority patent/US20060214204A1/en
Priority to JP2006061486A priority patent/JP2006270095A/ja
Publication of KR20060102377A publication Critical patent/KR20060102377A/ko
Application granted granted Critical
Publication of KR100718267B1 publication Critical patent/KR100718267B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

향상된 특성을 갖는 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법이 개시된다. 기판에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층을 기판 상에 형성한 후, 제1 하부 전극층 상에 제1 금속으로 구성된 제2 하부 전극층을 형성한다. 제2 하부 전극층 상에 유기 금속 화학 기상 증착 공정으로 형성된 PZT로 구성된 강유전체층을 형성한다. 강유전체층 상에 제2 금속이 약 2∼5 원자량%의 농도로 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층을 형성한 후, 제1 상부 전극층 상에 제3 금속으로 구성된 제2 상부 전극층을 형성한다. 강유전체층의 유전 특성을 크게 개선할 수 있고, 상부 전극 및 하부 전극을 형성하는 동안 야기되는 공정상의 파티클 문제를 해결할 수 있으며, 강유전체 구조물을 포함하는 반도체 소자를 낮은 전압에서도 충분한 신뢰성으로 구동시킬 수 있다.

Description

강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법{Ferroelectric structure, Method of forming the ferroelectric structure, Semiconductor device having the ferroelectric structure and Method of manufacturing the semiconductor device}
도 1은 종래의 강유전체 캐패시터의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 강유천체 구조물의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 강유천체 구조물의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 단면도이다.
도 5 내지 도 8은 도 4에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명에 따른 강유전체층을 형성하기 위한 금속 유기 화학 기상 증착 장치의 개략적인 구성도이다.
도 10은 본 발명의 다른 실시예에 따른 강유전체 캐패시터의 단면도이다.
도 11 내지 도 13은 도 10에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 25는 본 발명의 실험예 1 내지 실험예 12에 따른 강유전체 캐패시터들의 P-V 이력곡선들을 나타내는 그래프들이다.
도 26은 본 발명의 비교예 1에 따른 강유전체 캐패시터의 P-V 이력곡선을 나타내는 그래프이다.
도 27은 본 발명의 실험예 1 및 2, 실험예 4 내지 9, 실험예 11과 비교예 1에 따른 강유전체 캐패시터들의 Q-V 특성을 나타내는 그래프이다.
도 28 및 도 29는 본 발명의 실험예 1 및 7과 비교예 1에 따른 강유전체 캐패시터들의 열화 특성을 나타내는 그래프들이다.
도 30 내지 도 34는 본 발명의 실험예 13 내지 17에 따른 강유전체 캐패시터들의 P-V 이력곡선들을 나타내는 그래프들이다.
도 35는 본 발명의 비교예 2에 따른 강유전체 캐패시터의 P-V 이력곡선을 나타내는 그래프이다.
도 36은 본 발명의 실험예 13 내지 17과 비교예 2에 따른 강유전체 캐패시터들의 열화 특성을 나타내는 그래프이다.
도 37은 본 발명의 실험예 13 내지 17과 비교예 2에 따른 강유전체 캐패시터들의 Q-V 특성을 나타내는 그래프이다.
도 38은 본 발명의 실험예 13 내지 17과 비교예 2에 따른 강유전체 캐패시터들의 열화 특성을 나타내는 그래프이다.
도 39 내지 도 45는 본 발명의 일 실시예에 따른 반도체 장치의 제조 공정을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 130：강유전체 구조물
103, 133, 188, 318, 448：제1 하부 전극층
106, 136, 191, 321, 451：제2 하부 전극층
109, 142, 215, 345, 469：하부 전극
112, 145, 197, 327, 454：강유전체층
115, 148, 200, 330, 457：제1 상부 전극층
118, 151, 203, 333, 460：제2 상부 전극층
121, 154, 227, 357, 481：상부 전극
139, 324：제3 하부 전극층 170, 300, 484：강유전체 캐패시터
173, 303, 400：반도체 기판 176, 306：도전성 구조물
179, 309：절연막 182, 312：홀
185, 315：패드 209, 336：제1 하부 전극층 패턴
212, 339：제2 하부 전극층 패턴 218, 348：강유전체층 패턴
221, 351：제1 상부 전극층 패턴 224, 354：제2 상부 전극층 패턴
250：공정 챔버 253：서셉터
259：제1 분사부 262：제1 노즐들
265：제2 분사부 268：제2 노즐들
271：샤워 헤드 274：유기 금속 전구체 소스
277：캐리어 가스 소스 280：기화기
283：산화제 소스 286：가열기
292：제1 밸브 295：제2 밸브
342：제3 하부 전극층 패턴 403：소자 분리막
406：게이트 산화막 패턴 409：게이트 도전막 패턴
412：게이트 마스크 패턴 415：게이트 구조물
418：게이트 스페이서 421：제1 콘택 영역
424：제2 콘택 영역 427：제1 층간 절연막
430：제1 패드 433：제2 패드
436：제2 층간 절연막 439：비트 라인
442：제3 층간 절연막 445：제3 패드
본 발명은 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 향상된 특성을 갖는 강유전체 구조물, 이의 제조 방법, 이러한 강유전체 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 휘발성 반도체 메모리 장치는 DRAM 장치나 SRAM 장치와 같이 전원 공급이 중단되었을 경우에 저장된 데이터가 상실되는 메모리 장치이다. 이에 비하여, 전원 공급이 중단되어도 저장된 데이터를 상실하지 않는 비휘발성 반도체 메모리 장치인 EPROM 장치, EEPROM 장치 그리고 Flash EEPROM 장치 등도 널리 사용되고 있다. 그러나, 상기 DRAM 장치 또는 SRAM 장치 등과 같은 휘발성 반도체 메모리 장치의 경우 휘발성으로 인하여 사용에 제한이 있다. 또한, 상기 EPROM 장치, EEPROM 장치, Flash EEPROM 장치 등의 비휘발성 반도체 메모리 장치의 경우에도 그 집적도가 낮고, 동작 속도가 느리며, 고전압을 필요로 하는 단점으로 인하여 그 사용이 제한적이거나 머지않아 한계에 도달할 것으로 예상되고 있다. 현재 이러한 문제점들을 해결하기 위하여, 새로운 반도체 메모리 장치를 제조하기 위해 강유전성 물질을 이용한 반도체 메모리 장치의 제작에 관한 연구가 활발하게 진행되고 있다.
대체로 강유전체란 유전 분극(dielectric polarization)이 가해지는 전계에 따라 이력곡선(hysteresis loop)을 형성하는 비선형 유전체를 말한다. 이러한 강유전체를 이용한 FRAM 장치는 강유전체의 이중 안정적인 분극 상태를 이용한 비휘발성 메모리 장치이다. 상기 FRAM 장치는 DRAM 장치에서 유전체를 강유전체로 대체한 구조를 가지며, 전원이 계속 인가되지 않더라도 기록된 정보를 유지하는 특성을 지닌다. 또한, 상기 FRAM 장치는 빠른 동작 속도. 저전압 동작 및 높은 내구성으로 인하여 차세대 비휘발성 반도체 메모리 장치로 각광받고 있다. 현재, 강유전성 물질로서 PZT[(Pb, Zr)TiO3], SBT(SrBi2Ta2O9) 또는 BLT[(Bi, La)TiO3] 등이 활발하게 연구되고 있다.
전술한 강유전체를 포함하는 캐패시터는 Yamakawa 등에게 허여된 미국특허 제6,351,006호, Fujiki 등에게 허여된 미국특허 제6,194,228호 및 미국공개특허 제2003/0102500호 등에 개시되어 있다.
도 1은 상기 미국특허 제6,351,006호에 개시된 종래의 강유전체 캐패시터의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 강유전체 캐패시터는 제1 백금층(19) 및 제1 스트론튬 루테늄 산화물(SrRuO3; SRO)층(22)을 포함하는 하부 전극(25), PZT층(28) 그리고 제2 스트론튬 루테늄 산화물(SRO)층(31) 및 제2 백금층(34)을 포함하는 상부 전극(37)을 구비한다.
하부 전극(25)은 실리콘 산화물로 이루어진 제1 층간 절연막(13)이 형성된 반도체 기판(10) 상에 위치한다. 하부 전극(25)과 제1 층간 절연막(13) 사이에는 티타늄으로 구성된 접착층(16)이 개재된다.
PZT층(28) 및 상부 전극(37)은 하부 전극(25) 상에 순차적으로 형성된다. 하부 전극(25) 및 제1 층간 절연막(13) 상에는 PZT층(28) 및 상부 전극(37)을 덮도록 제2 층간 절연막(40)이 형성된다.
제2 층간 절연막(40)에는 상부 전극(37)의 제2 백금층(34)을 노출시키는 소정의 홀(도시되지 않음)이 형성된다. 노출된 제2 백금층(34) 및 상기 홀의 내벽 상에는 티타늄 질화물로 이루어진 장벽층(43)이 형성된다. 장벽층(43) 상에는 상기 홀을 채우면서 알루미늄으로 구성된 배선이 형성되어 상부 전극(37)에 전기적으로 연결된다.
전술한 종래의 강유전체 캐패시터에 따르면, 스트론튬 루테늄 산화물(SRO)을 포함하는 전극을 적용하여 PZT층과 같은 강유전체층의 잔류 분극값 및 신뢰성 평가 기준인 열화(retention) 특성 및 피로(fatigue) 특성을 개선시킬 수 있다. 그러나, 스트론튬 루테늄 산화물(SRO)을 그대로 전극으로 적용하거나 미소한 양의 금속이 도핑된 스트론튬 루테늄 산화물(SRO)을 전극으로 채용하기 때문에, 전극을 제조하나는 동안 제거하기 어려운 파티클(particle)이 발생되고, 상부 또는 하부 전극의 밀도가 저하되어 강유전체 캐패시터의 특성이 열화되는 문제점이 있다.
또한, 상부 및 하부 전극이 각기 수소 촉매로 작용하는 백금을 포함하기 때문에, PZT층의 특성이 더욱 열화될 뿐만 아니라 상부 및 하부 전극 모두 하지막의 산화를 방지하기 어려운 단점이 있다.
한편, 백금 대신 이리듐 산화물(IrO2)을 사용하여 상부 또는 하부 전극을 형성할 경우에는, 상부 또는 하부 전극을 열처리하는 열처리 공정 동안 온도 및 분위기 등과 같은 공정 조건에 많은 제약이 따르며, 상부 또는 하부 전극으로부터 발생되는 누설 전류가 크기 때문에 강유전체 캐패시터의 특성이 열화되는 문제가 발생한다.
본 발명의 제1 목적은 향상된 특성을 갖는 강유전체 구조물을 제공하는 것이다.
본 발명의 제2 목적은 향상된 특성을 갖는 강유전체 구조물에 특히 적합한 강유전체 구조물의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 향상된 특성을 갖는 강유전체 구조물을 구비하는 강유전체 캐패시터를 제공하는 것이다.
본 발명의 제4 목적은 향상된 특성을 갖는 강유전체 구조물을 구비하는 강유전체 캐패시터에 특히 적합한 강유전체 캐패시터의 제조 방법을 제공하는 것이다.
본 발명의 제5 목적은 향상된 특성을 갖는 강유전체 캐패시터를 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 제6 목적은 향상된 특성을 갖는 강유전체 캐패시터를 구비하는 반도체 장치에 특히 적합한 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바림직한 실시예들에 따른 강유전체 구조물은, 제1 하부 전극층 및 제2 하부 전극층을 포함하는 하부 전극, 상기 하부 전극 상에 형성된 강유전체층, 그리고 상기 강유전체층 상에 형성되며, 제1 상부 전극층 및 제2 상부 전극층을 포함하는 상부 전극을 구비한다. 상기 제1 하부 전극층은 기판 상에 형성되어 상기 기판에 대한 접착력을 증가시키며, 금속 질화물로 구성된다. 상기 제2 하부 전극층은 상기 제1 하부 전극층 상에 형성되며 제1 금속으로 구성된다. 상기 제1 상부 전극층은 상기 강유전체층 상에 형성되며, 약 2∼5 원자량% 정도의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된다. 상기 제2 상부 전극층은 상기 제1 상부 전극층 상에 형성되며, 제3 금속으로 구성된다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은, 상기 제2 하부 전극층 상에 형성되며, 약 2∼5 원자량% 정도의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층을 더 포함한다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 강유전체 구조물의 제조 방법에 있어서, 기판 상에 상기 기판에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층을 형성한 다음, 상기 제1 하부 전극층 상에 제1 금속으로 구성된 제2 하부 전극층을 형성함으로써, 상기 기판 상에 하부 전극을 형성한다. 상기 하부 전극 상에 강유전체층을 형성한 후, 상기 강유전체층 상에 약 2∼5 원자량% 정도의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층을 형성한다. 상기 제1 상부 전극층 상에 제3 금속으로 구성된 제2 상부 전극층을 형성함으로써, 상기 강유전체층 상에 상부 전극을 형성한다. 상기 강유전체층은 상기 하부 전극 상에 유기 금속 전구체를 도입하고, 상기 하부 전극 상에 산화제를 도입한 후, 상기 유기 금속 전구체와 상기 산화제를 반응시켜 상기 하부 전극 상에 형성된다. 상기 상부 전극 및 상기 강유전체층은 급속 열처리 공정으로 열처리될 수 있다.
삭제
본 발명의 일 실시예에 있어서, 상기 제2 하부 전극층 상에 약 2∼5 원자량% 정도의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층을 형성할 수 있다.
삭제
상술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 강유전체 캐패시터는, 도전성 구조물이 형성된 반도체 기판, 제1 하부 전극층 패턴 및 제2 하부 전극층 패턴을 포함하는 하부 전극, 강유전체층 패턴, 그리고 제1 상부 전극층 패턴 및 제2 상부 전극층 패턴을 포함하는 상부 전극을 구비한다. 상기 제1 하부 전극층 패턴은 상기 도전성 구조물에 전기적으로 연결되고, 상기 기판에 대한 접착력을 증가시키며, 금속 질화물로 구성된다. 상기 제2 하부 전극층 패턴은 상기 제1 하부 전극층 패턴 상에 형성되며, 제1 금속으로 구성된다.상기 강유전체층 패턴은 상기 제2 하부 전극층 패턴 상에 형성된다. 상기 제1 상부 전극층 패턴은 상기 강유전체층 패턴 상에 형성되며, 약 2∼5 원자량% 정도의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된다. 상기 제2 상부 전극층 패턴은 상기 제1 상부 전극층 패턴 상에 형성되며, 제3 금속으로 구성된다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은 상기 제2 하부 전극층 패턴 상에 형성되며, 약 2∼5 원자량% 정도의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 더 구비한다.
삭제
전술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 강유전체 캐패시터의 제조 방법에 있어서, 반도체 기판 상에 도전성 구조물을 형성한 후, 상기 도전성 구조물에 전기적으로 연결되고, 상기 기판에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층 패턴을 형성한다. 상기 제1 하부 전극층 패턴 상에 제1 금속으로 구성된 제2 하부 전극층 패턴을 형성함으로써, 상기 기판 상에 하부 전극을 형성한다. 상기 하부 전극 상에 금속 유기 화학 기상 증착(MOCVD) 공정으로 PZT를 증착하여 강유전체층 패턴을 형성한 다음, 상기 강유전체층 패턴 상에 약 2∼5 원자량% 정도의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴을 형성한다. 상기 제1 상부 전극층 패턴 상에 제3 금속으로 구성된 제2 상부 전극층 패턴을 형성함으로써, 상기 강유전체층 패턴 상에 상부 전극을 형성한다.
본 발명의 일 실시예에 있어서, 상기 제2 하부 전극층 패턴 상에 약 2∼5 원자량% 정도의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴이 형성된다.
삭제
전술한 본 발명의 제5 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 반도체 장치는, 콘택 영역이 형성된 반도체 기판, 상기 기판 상에 형성된 절연막, 상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드, 상기 패드 및 상기 절연막 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 강유전체층 패턴, 그리고 상기 강유전체층 패턴 상에 형성된 상부 전극을 구비한다. 상기 하부 전극은, 상기 패드 및 상기 절연막 상에 형성되며, 상기 절연막에 대한 접착력을 증가시키고, 금속 질화물로 구성된 제1 하부 전극층 패턴과 상기 제1 하부 전극층 패턴 상에 형성되며, 제1 금속으로 구성된 제2 하부 전극층 패턴을 구비한다. 상기 상부 전극은, 상기 강유전체층 패턴 상에 형성되며, 약 2∼5 원자량% 정도의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴과 상기 제1 상부 전극층 패턴 상에 형성되며, 제3 금속으로 구성된 제2 상부 전극층 패턴을 구비한다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은, 상기 제2 하부 전극층 패턴 상에 형성되며, 약 2∼5 원자량% 정도의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 더 구비한다.
삭제
상술한 본 발명의 제6 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 콘택 영역을 형성한 후, 상기 기판 상에 절연막을 형성한다. 상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드를 형성한 다음, 상기 패드 및 상기 절연막 상에 상기 절연막에 대한 접착력을 향상시키며 금속 질화물로 구성된 제1 하부 전극층 패턴을 형성한다. 상기 제1 하부 전극층 패턴 상에 제1 금속으로 구성된 제2 하부 전극층 패턴을 형성함으로써, 상기 패드 및 상기 절연막 상에 하부 전극을 형성한다. 상기 하부 전극 상에 강유전체층 패턴을 형성한 다음, 상기 강유전체층 패턴 상에 약 2∼5 원자량% 정도의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴을 형성한다. 상기 제1 상부 전극층 패턴 상에 제3 금속으로 구성된 제2 상부 전극층 패턴을 형성함으로써, 상기 강유전체층 패턴 상에 상부 전극을 형성한다.
본 발명의 일 실시예에 있어서, 상기 제2 하부 전극층 패턴 상에 약 2∼5 원자량% 정도의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 더 형성할 수 있다.
삭제
본 발명에 따르면, 구리, 납 또는 비스무스가 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO) 등의 금속 산화물을 상부 전극 및/또는 하부 전극에 적용함으로써, 상기 상부 전극과 하부 전극 사이에 형성되는 강유전체층의 유전 특성을 크게 개선할 수 있으며, 상기 상부 전극 및 하부 전극을 형성하는 동안 야기되는 공정상의 파티클 문제를 해결할 수 있다. 특히, 구리, 납 또는 비스무스가 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO) 등의 금속 산화물을 사용하여 상기 상부 전극 및/또는 하부 전극을 형성할 경우, 유기 금속 화학 기상 증착 공정으로 제조된 PZT를 포함하는 강유전체층의 두께를 매우 얇게 유지할 수 있으며, 이러한 강유전체층을 포함하는 강유전체 캐패시터의 특성을 현저하게 향상시킬 수 있다. 더욱이, 이리듐 및 스트론튬 루테늄 산화물(SRO)을 포함하는 복합 구조의 상기 상부 전극 및/또는 하부 전극을 적용함으로써, 후속 열처리 공정 시의 온도 및 분위기 등과 같은 공정 조건의 마진을 충분하게 확보할 수 있다. 한편, 유기 금속 화학 기상 증착 공정으로 제조된 PZT를 포함하는 강유전체층의 상부 및/또는 하부에 이리듐 및 스트론튬 루테늄 산화물(SRO)을 포함하는 복합 구조의 전극을 형성함으로써, 이러한 강유전체층 및 전극을 포함하는 반도체 장치를 약 1.6V 이하의 낮은 전압에서도 충분한 신뢰성으로 구동시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수 있다. 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 해당 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 첨부된 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 확대한 것이다. 또한, 각 장치는 본 명세서에 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 추가적인 막(층)이 개재될 수 있다.
강유전체 구조물 및 그 제조 방법
도 2는 본 발명의 실시예들에 따른 강유전체 구조물(ferroelectric structure)의 단면도를 도시한 것이다.
도 2를 참조하면, 강유전체 구조물(100)은 하부 전극(109), 하부 전극(109) 상에 형성된 강유전체층(112), 그리고 강유전체층(112) 상에 형성된 상부 전극(121)을 구비한다.
하부 전극(109)은 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판 등과 같은 반도체 기판 상에 형성될 수 있다. 상기 반도체 기판 상에는 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴 및 트랜지스터 등을 구비하는 도전성 구조물(conductive structure)이 형성될 수 있다.
하부 전극(109)은 상기 반도체 기판 상에 순차적으로 형성된 제1 하부 전극 층(103) 및 제2 하부 전극층(106)을 포함한다. 본 발명의 일 실시예에 따르면, 하부 전극(109)과 상기 반도체 기판 사이에는 상기 하부 구조물을 덮는 절연막이 개재될 수 있다. 본 발명의 다른 실시예에 따르면, 하부 전극(109)과 상기 절연막 사이 또는 하부 전극(109)과 상기 반도체 기판 사이에는 하부 전극(109)과 상기 절연막 또는 반도체 기판 사이의 접착력을 향상시키기 위한 접착층(adhesion layer)이 추가적으로 형성될 수 있다. 이 경우, 상기 접착층은 금속 또는 도전성 금속 질화물로 구성된다. 예를 들면, 상기 접착층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 알루미늄(Al), 알루미늄 질화물(AlN), 텅스텐(W) 또는 텅스텐 질화물(WN) 등으로 이루어진다.
제1 하부 전극층(103)은 강유전체층(112)으로부터 산소가 확산되는 것을 방지하는 확산 장벽층의 역할을 하며, 제2 하부 전극층(106)은 강유전체의 결정성을 향상시키는 기능을 수행한다. 또한, 제1 하부 전극층(103)은 상기 반도체 기판 또는 절연막과 하부 전극(109) 사이에 상기 접착층이 형성되지 않을 경우, 상기 절연막 또는 반도체 기판과 제2 하부 전극층(106) 간의 접착력을 향상시키는 역할도 수행하게 된다. 즉, 제1 하부 전극층(103)은 확산 장벽층 및 접착층의 기능을 함께 수행할 수 있다.
제1 하부 전극층(103)은 금속 질화물을 사용하여 형성된다. 예를 들면, 제1 하부 전극층(103)은 티타늄 알루미늄 질화물(TiAlN), 알루미늄 질화물(AlN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN) 또는 텅스텐 질화물(WN) 등으로 이루어진다. 또한, 제1 하부 전극층(103)은 화학 기상 증착(CVD) 공정, 원자층 적층 (ALD) 공정 또는 스퍼터링(sputtering) 공정을 사용하여 형성된다. 바람직하게는, 제1 하부 전극층(103)은 티타늄 알루미늄 질화물을 원자층 적층 공정으로 증착하여 형성된다. 이 경우, 제1 하부 전극층(103)은 약 50∼300Å 정도의 두께를 가진다.
제2 하부 전극층(106)은 이리듐(Ir), 백금(Pt), 루테늄(Ru), 팔라듐(Pd) 또는 금(Au) 등과 같은 제1 금속으로 구성된다. 또한, 제2 하부 전극층(106)은 스터퍼링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다. 바람직하게는, 제2 하부 전극층(106)은 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 제2 하부 전극층(106)은 약 300∼1,000Å 정도의 두께를 가진다.
강유전체층(112)은 제2 하부 전극층(106) 상에 형성된다. 강유전체층(112)은 PZT[(Pb, Zr)TiO3], SBT[SrBi2Ta2O9], BLT[(Bi, La)TiO3], PLZT[Pb(La, Zr)TiO3] 또는 BST[(Bi, Sr)TiO3] 등과 같은 강유전성 물질로 이루어진다. 본 발명의 일 실시예에 따라 강유전체층(112)이 PZT를 포함할 경우, PZT에는 지르코늄(Zr) 및 티타늄(Ti)이 약 25：75∼40：60 정도의 비율로 함유된다. 본 발명의 다른 실시예에 따르면, 강유전체층(112)은 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi) 등의 금속이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전성 물질을 포함할 수 있다. 본 발명의 또 다른 실시예에 따르면, 강유전체층(112)은 티타늄 산화물(TiOX), 탄탈륨 산화물(TaOX), 알루미늄 산화물(AlOX), 아연 산화물(ZnOX) 또는 하프늄 산화물(HfOX) 등의 금속 산화물을 포함할 수도 있다. 또한, 강유전체층(112)은 금속 유기 화학 기상 증착(MOCVD) 공정, 졸-겔(sol-gel) 공정 또는 원자층 적층 공정을 사용하여 형성된다. 바람직하게는, 강유전체층(112)은 금속 유기 화학 기상 증착(MOCVD) 공정으로 PZT를 증착하여 형성된다. 여기서, 강유전체층(112)을 구성하는 PZT는 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하며, 강유전체층(112)은 제2 하부 전극층(106)의 상면으로부터 약 200∼1,000Å 정도의 두께를 가진다.
상부 전극(121)은 강유전체층(112) 상에 차례로 형성된 제1 상부 전극층(115) 및 제2 상부 전극층(118)을 구비한다. 제1 상부 전극층(115)은 제2 금속이 도핑된 제1 금속 산화물을 사용하여 형성된다. 예를 들면, 제1 상부 전극층(115)은 구리(Cu), 비스무스(Bi) 또는 납(Pb) 등과 같은 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SrRuO3: SRO), 스트론튬 티타늄 산화물(SrTiO3: STO), 란탄 니켈 산화물(LaNiO3; LNO) 또는 칼슘 루테늄 산화물(CaRuO3: CRO) 등의 제1 금속 산화물로 구성된다. 또한, 제1 상부 전극층(115)은 스퍼터링 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층 공정을 사용하여 형성된다. 바람직하게는, 제1 상부 전극층(115)은 상기 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 스퍼터링 공정으로 증착하여 형성한다. 제1 상부 전극층(115)은 강유전체층(112)의 상면으로부터 약 10∼300Å 정도의 두께를 가진다.
제2 상부 전극층(118)은 이리듐, 백금, 루테늄, 팔라듐 내지 금 등과 같은 귀금속인 제3 금속으로 이루어진다. 또한, 제2 상부 전극층(118)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 형성된다. 바람직하게는, 제2 상부 전극층(118)은 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 이 경우, 제2 상부 전극층(118)은 제1 상부 전극층(115)의 상면을 기준으로 약 300∼1,000Å 정도의 두께를 가진다. 본 발명의 일 실시예에 있어서, 제2 하부 전극층(106)을 구성하는 상기 제1 금속과 제2 상부 전극층(118)을 이루는 상기 제3 금속은 실질적으로 동일하다. 본 발명의 다른 실시예에 따르면, 제2 하부 전극층(106)을 이루는 상기 제1 금속과 제2 상부 전극층(118)을 구성하는 상기 제3 금속은 서로 상이할 수 있다. 예를 들면, 제2 하부 전극층(106) 및 제2 상부 전극층(118)은 모두 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 어느 하나의 금속을 사용하여 형성할 수 있다. 또한, 제2 하부 전극층(106)을 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 어느 하나의 금속을 사용하여 형성하고, 제2 상부 전극층(118)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 다른 하나의 금속을 사용하여 형성할 수 있다.
제2 상부 전극층(118)을 형성한 다음, 강유전체층(112) 및 제1 상부 전극층(115)을 포함하는 강유전체 구조물(100)을 열처리함으로써, 제1 상부 전극층(118) 및 강유전체층(112)을 구성하는 물질들을 결정화시킨다. 바람직하게는, 제1 상부 전극층(115) 및 강유전체층(112)은 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리된다. 여기서, 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 수행된다.
도 3은 본 발명의 실시예들에 따른 강유전체 구조물의 단면도를 도시한 것이다.
도 3을 참조하면, 강유전체 구조물(130)은 제1 하부 전극층(133), 제2 하부 전극층(136) 및 제3 하부 전극층(139)을 포함하는 하부 전극(142), 하부 전극(142) 상에 형성된 강유전체층(145), 그리고 강유전체층(145) 상에 순차적으로 형성된 제1 상부 전극층(148) 및 제2 상부 전극층(151)을 포함하는 상부 전극(154)을 구비한다. 제2 하부 전극층(136)은 제1 금속으로 구성되고, 제1 상부 전극층(148)은 제2 금속이 도핑된 제1 금속 산화물로 이루어진다. 또한, 제2 상부 전극층(151)은 제3 금속으로 이루어지며, 제3 하부 전극층(139)은 제4 금속이 도핑된 제2 금속 산화물로 구성된다.
전술한 바와 같이, 하부 전극(142)은 실리콘 웨이퍼 또는 SOI 기판 등과 같은 반도체 기판 상에 형성될 수 있으며, 상기 반도체 기판 상에는 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴 및 트랜지스터 등을 구비하는 도전성 구조물이 형성될 수 있다.
제1 하부 전극층(133), 제2 하부 전극층(136) 및 제3 하부 전극층(139)은 상기 반도체 기판 상에 순차적으로 형성된다. 또한, 하부 전극(142)과 상기 반도체 기판 사이에는 상기 도전성 구조물을 덮는 절연막이 개재될 수 있으며, 하부 전극(142)과 상기 절연막 사이 또는 하부 전극(142)과 상기 반도체 기판 사이에는 하부 전극(142)과 상기 반도체 기판 또는 상기 절연막 사이의 접착력을 향상시키기 위한 접착층이 더 형성될 수 있다. 이 경우, 상기 접착층은 금속 또는 금속 질화물로 이루어진다.
제1 하부 전극층(133)은 강유전체층(145)으로부터 산소가 확산되는 것을 방지하는 기능을 수행하며, 제2 하부 전극층(136)은 강유전체의 결정성을 향상시키는 역할을 한다. 또한, 제3 하부 전극층(139)은 제1 상부 전극층(148)과 함께 강유전층(145)의 특성을 향상시키는 역할을 한다. 한편, 제1 하부 전극층(133)은 상기 절연막 또는 반도체 기판과 하부 전극(142) 사이에 접착층이 형성되지 않을 경우, 상기 절연막 또는 반도체 기판과 제2 하부 전극층(136)의 접착력을 향상시키는 기능도 수행한다.
제1 하부 전극층(133)은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물 또는 텅스텐 질화물 등과 같은 금속 질화물로 이루어진다. 또한, 제1 하부 전극층(133)은 화학 기상 증착 공정, 원자층 적층 공정 또는 스퍼터링 공정을 사용하여 형성된다. 바람직하게는, 제1 하부 전극층(133)은 티타늄 알루미늄 질화물을 사용하여 원자층 적층 공정으로 형성된다. 제1 하부 전극층(133)은 약 50∼300Å 정도의 두께를 가진다.
제2 하부 전극층(136)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 제1 금속으로 이루어진. 또한, 제2 하부 전극층(136)은 스터퍼링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다. 바람직하게는, 제2 하부 전극층(136)은 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 제2 하부 전극층(136)은 약 300∼1,000Å 정도의 두께를 가진다.
제3 하부 전극층(139)은 상기 제4 금속이 약 2∼5 원자량%의 농도로 도핑된 상기 제2 금속 산화물을 사용하여 형성된다. 예를 들면, 제3 하부 전극층(139)은 구리, 납 또는 비소 등의 상기 제4 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 상기 제2 금속 산화물로 구성된다. 이 경우, 또한, 제3 하부 전극층(139)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 사용하여 형성된다. 바람직하게는, 제3 하부 전극층(139)은 상기 제4 금속이 약 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 스퍼터링 공정으로 증착하여 형성한다. 제3 하부 전극층(139)은 강유전체층(145)의 상면으로부터 약 10∼500Å 정도의 두께를 가진다.
강유전체층(145)은 제3 하부 전극층(139) 상에 형성된다. 본 발명의 일 실시예에 있어서, 강유전체층(145)은 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전성 물질로 이루어진다. 강유전체층(145)이 PZT를 포함할 경우, PZT에는 지르코늄 및 티타늄이 약 25：75∼40：60 정도의 비율로 함유된다. 본 발명의 다른 실시예에 따르면, 강유전체층(145)은 칼륨, 란탄, 망간 내지 비스무스 등이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전성 물질을 포함할 수 있다. 본 발명의 또 다른 실시예에 따르면, 강유전체층(145)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등의 금속 산화물을 포함할 수도 있다. 또한, 강유전체층(145)은 금속 유기 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정을 사용하여 형성된다. 바람직하게는, 강유전체층(145)은 금속 유기 화학 기상 증착 공정으로 형성된 PZT로 구성된다. 이때, 강유전체층(145)을 구성하는 PZT는 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하며, 강유전체층(145)은 제3 하부 전극층(139)의 상면으로부터 약 200∼1,000Å 정도의 두께를 가진다.
제1 상부 전극층(148)은 강유전체층(145) 상에 형성되며, 상기 제2 금속이 도핑된 상기 제1 금속 산화물로 구성된다. 예를 들면, 제1 상부 전극층(148)은 구리, 납 또는 비소 등의 상기 제2 금속이 약 2∼5 원자량% 정도의 도핑된 스트론튬 루테늄 산화물(SRO), 란탄 니켈 산화물(LNO), 스트론튬 티타늄 산화물(STO) 또는 칼슘 루테늄 산화물(CRO) 등과 같은 상기 제1 금속 산화물로 구성된다. 또한, 제1 상부 전극층(148)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 사용하여 형성된다. 바람직하게는, 제1 상부 전극층(148)은 상기 제2 금속이 스트론튬 루테늄 산화물(SRO)의 원자량을 기준으로 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 스퍼터링 공정으로 증착하여 형성된다. 제1 상부 전극층(148)은 강유전체층(145)의 상면으로부터 약 10∼300Å 정도의 두께를 가진다.
본 발명의 일 실시예에 있어서, 제3 하부 전극층(139)을 구성하는 상기 제4 금속이 도핑된 상기 제2 금속 산화물과 제1 상부 전극층(148)을 이루는 상기 제2 금속이 도핑된 상기 제1 금속 산화물은 실질적으로 동일하다. 본 발명의 다른 실시예에 따르면, 제3 하부 전극층(139)을 이루는 상기 제4 금속이 도핑된 상기 제2 금속 산화물과 제1 상부 전극층(148)을 구성하는 상기 제2 금속이 도핑된 상기 제1 금속 산화물은 서로 상이할 수 있다. 예를 들면, 제3 하부 전극층(139) 및 제1 상부 전극층(148)은 모두 구리, 납 또는 비소 가운데 어느 하나의 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO)을 사용하여 형성할 수 있다. 또한, 제3 하부 전극층(139)을 구리, 납 또는 비소 가운데 어느 하나의 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO)을 사용하여 형성하고, 제1 상부 전극층(148)은 구리, 납 또는 비소 가운데 다른 하나의 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO)을 사용하여 형성할 수 있다.
제2 상부 전극층(151)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 제3 금속으로 이루어진다. 제2 상부 전극층(151)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 형성된다. 바람직하게는, 제2 상부 전극층(151)은 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 이때, 제2 상부 전극층(151)은 제1 상부 전극층(148)의 상면을 기준으로 약 300∼1,000Å 정도의 두께를 가진다.
전술한 바와 같이, 본 발명에 있어서, 제2 하부 전극층(136)을 구성하는 상기 제1 금속과 제2 상부 전극층(151)을 이루는 상기 제3 금속은 서로 동일하거나 상이할 수 있다. 예를 들면, 제2 하부 전극층(136) 및 제2 상부 전극층(151)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 동일한 금속을 포함한다. 또한, 제2 하부 전극층(136)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 어느 하나의 금속으로 구성되고, 제2 상부 전극층(151)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 다른 하나의 금속으로 이루어질 수 있다.
제2 상부 전극층(151)을 형성한 후, 강유전체층(145) 및 제1 상부 전극층(148)을 포함하는 강유전체 구조물(130)을 열처리함으로써, 제1 상부 전극층(148) 및 강유전체층(145)을 구성하는 물질들을 결정화시킨다. 바람직하게는, 제1 상부 전극층(148) 및 강유전체층(145)은 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리된다. 이때, 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 수행된다.
강유전체 캐패시터 및 그 제조 방법
도 4는 본 발명의 실시예들에 따른 강유전체 캐패시터의 단면도를 도시한 것이다.
도 4를 참조하면, 강유전체 캐패시터(170)는, 절연막(179) 상에 형성된 하부 전극(215), 하부 전극(215) 상에 형성된 강유전체층 패턴(218), 그리고 강유전체층 패턴(218) 상에 형성된 상부 전극(227)을 구비한다.
절연막(179)은 실리콘 웨이퍼 또는 SOI 기판인 반도체 기판(173) 상에 형성된다. 이 경우, 반도체 기판(173) 상에는 트랜지스터, 콘택 영역, 패드, 도전성 패턴, 도전성 배선 내지 플러그 등을 포함하는 도전성 구조물(176)이 형성된다. 절연막(179)은 산화물을 포함한다. 예를 들면, 절연막(179)은 BPSG(Boro-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화 물 등을 포함한다.
절연막(179)을 관통하여 하부 전극(215)을 도전성 구조물(176)에 전기적으로 연결시키는 패드(185) 또는 콘택이 형성된다. 패드(185)는 금속 또는 도전성 금속 질화물을 포함한다. 예를 들면, 패드(185)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐 질화물(WN), 알루미늄 질화물(AlN) 또는 티타늄 질화물(TiN) 등을 포함한다.
하부 전극(215)은 절연막(179) 및 패드(185) 상에 차례로 형성된 제1 하부 전극층 패턴(209) 및 제2 하부 전극층 패턴(212)을 구비한다. 이 경우, 절연막(179)과 제1 하부 전극층 패턴(209) 사이의 접착력을 향상시키기 위하여, 금속 또는 금속 질화물로 이루어진 접착층(도시되지 않음)이 절연막(179)과 제1 하부 전극층 패턴(209) 사이에 형성될 수 있다. 예를 들면, 상기 접착층은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물을 포함한다. 본 발명의 일 실시예에 있어서, 상기 접착층 및 패드(185)는 동일한 금속 또는 도전성 금속 질화물을 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 접착층 및 패드(185)는 전술한 금속 또는 금속 질화물 중에서 서로 상이한 물질을 포함할 수 있다.
하부 전극(215)은 반도체 기판(173)에 수평한 방향에 대하여 소정의 각도로 경사진 측벽을 가진다. 예를 들면, 하부 전극(215)의 측벽은 반도체 기판(173)에 수평한 방향에 대하여 약 50∼80°정도의 기울기를 가진다. 이에 따라, 제1 하부 전극층 패턴(209)은 제2 하부 전극층 패턴(212)보다 약간 넓은 면적을 가진다.
제1 하부 전극층 패턴(209)은 강유전체층 패턴(218)으로부터 산소가 확산되는 것을 방지하며, 제2 하부 전극층 패턴(212)은 강유전체층 패턴(218)을 구성하는 물질의 결정성을 향상시키는 역할을 한다. 또한, 제1 하부 전극층 패턴(209)은 절연막(179) 및 패드(185) 상에 상기 접착층이 형성되지 않을 경우, 절연막(179)과 하부 전극(215) 사이의 접착력을 향상시키는 기능도 수행한다.
제1 하부 전극층 패턴(209)은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 탄탈륨 실리콘 질화물 등과 같은 금속 질화물을 포함한다. 제1 하부 전극층 패턴(209)은 절연막(179) 또는 상기 접착층의 상면을 기준으로 약 50∼300Å 정도의 두께를 가진다. 제2 하부 전극층 패턴(212)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 제1 금속을 포함한다. 제2 하부 전극층 패턴(212)은 제1 하부 전극층 패턴(209)의 상면으로부터 약 300∼1,000Å 정도의 두께를 가진다. 바람직하게는, 제1 및 제2 하부 전극층 패턴들(209, 212)은 각기 티타늄 실리콘 질화물 및 이리듐을 포함한다.
강유전체층 패턴(218)은 하부 전극(215) 보다 약간 작은 면적으로 하부 전극(215) 상에 형성된다. 하부 전극(215)과 마찬가지로 강유전체층 패턴(218)도 반도체 기판(173)에 수평한 방향에 대하여 소정의 각도, 예를 들면, 약 50∼80°정도의 각도로 경사진 측벽을 가진다. 강유전체층 패턴(218)은 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전체를 포함한다. 본 발명의 다른 실시예에 따르면, 강유전체층 패턴(218)은 칼슘, 란탄, 망간 또는 비스무스 등이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전체를 포함할 수 있다. 본 발명의 또 다른 실시예에 따르면, 강유전체층 패턴(218)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다. 바람직하게는, 강유전체층 패턴(218)은 지르코늄 및 티타늄을 약 25：75∼40：60 정도의 비율로 함유하는 PZT를 포함한다. 강유전체층 패턴(218)은 제2 하부 전극층 패턴(212)의 상면을 기준으로 약 200∼1,000Å 정도의 두께를 가진다.
상부 전극(227)은 강유전체층 패턴(218) 상에 순차적으로 형성된 제1 상부 전극층 패턴(221) 및 제2 상부 전극층 패턴(224)을 구비한다. 상부 전극(227)은 강유전체층 패턴(218) 보다 약간 작은 면적을 가진다. 전술한 바와 같이, 상부 전극(227) 또한 반도체 기판(173)에 수평한 방향에 대하여 약 50∼80°정도의 각도로 경사진 측벽을 가진다. 따라서, 하부 전극(215), 강유전체층 패턴(218) 및 상부 전극(227)을 구비하는 강유전체 캐패시터(170)의 측벽은 전체적으로 반도체 기판(173)에 수평한 방향 대하여 약 50∼80°정도의 기울기로 경사지게 된다.
제1 상부 전극층 패턴(221)은 강유전체층 패턴(218) 보다 약간 작은 면적을 가지며, 제2 금속이 도핑된 제1 금속 산화물을 포함한다. 여기서, 상기 제2 금속은 구리, 비스무스 또는 납 등을 포함하며, 상기 제1 금속 산화물은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 포함한다. 상기 제2 금속은 상기 제3 금속 산화물에 대하여 약 2∼5 원자량% 정도의 농도로 도핑된다. 바람직하게는, 제1 상부 전극층 패턴(221)은 상기 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 포함한다. 제1 상부 전극층 패턴(221)은 강유전체층 패턴(218)의 상면으로부터 약 10∼300Å 정도의 두께를 가진다.
제2 상부 전극층 패턴(224)은 제1 상부 전극층 패턴(221) 보다 약간 작은 면적을 갖고, 제1 상부 전극층 패턴(221) 상에 형성된다. 제2 상부 전극층 패턴(224)은 제1 상부 전극층 패턴(221)의 상면을 기준으로 약 300∼1,000Å 정도의 두께를 가진다. 제2 상부 전극층 패턴(224)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 제3 금속을 포함한다. 바람직하게는 제2 상부 전극층 패턴(224)은 이리듐을 포함한다. 전술한 바와 같이, 상기 제1 금속과 상기 제3 금속은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 실질적으로 동일한 금속이거나 서로 상이한 금속일 수 있다. 예를 들면, 제2 하부 전극층 패턴(212)과 제2 상부 전극층 패턴(224)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 동일한 금속을 포함할 수 있다. 또한, 제2 상부 전극층 패턴(224) 및 제2 하부 전극층 패턴(212)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 서로 상이한 금속을 포함할 수 있다.
도 5 내지 도 8은 도 4에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 5 내지 도 8에 있어서, 도 4와 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 5를 참조하면, 실리콘 웨이퍼 또는 SOI 기판인 반도체 기판(173) 상에 도전성 구조물(176)을 형성한다. 도전성 구조물(176)은 반도체 기판(173) 상에 형성된 콘택 영역, 도전성 배선, 도전성 패턴, 패드, 플러그 또는 트랜지스터 등을 포함한다.
도전성 구조물(176)을 덮으면서 반도체 기판(173) 상에 절연막(179)을 형성한다. 절연막(179)은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 절연막(179)은 PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다.
절연막(179) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 절연막(179)을 부분적으로 식각함으로써, 절연막(179)에 도전성 구조물(176)을 노출시키는 홀(182)을 형성한다.
도 6을 참조하면, 스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 홀(182)을 채우면서 절연막(179) 상에 도전막을 형성한다. 이 경우, 상기 도전막은 텅스텐, 알루미늄, 구리 또는 티타늄 등과 같은 금속이나 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물 등과 같은 도전성 금속 질화물을 사용하여 형성된다.
화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여, 절연막(179)이 노출될 때까지 상기 도전막을 제거함으로써, 홀(182)을 매립하는 패드(185) 또는 콘택을 형성한다. 여기서, 패드(185)는 노출된 도전성 구조물(176) 상에 형성된다.
절연막(179) 및 패드(185) 상에 제1 하부 전극층(188)을 형성한다. 제1 하부 전극층(188)은 금속 질화물을 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정으로 증착하여 형성된다. 예를 들면, 제1 하부 전극층(188)은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물을 사용하여 약 50∼300Å 정도의 두께로 형성된다. 바람직하게는, 제1 하부 전극층(188)은 절연막(179) 및 패드(185) 상에 티타늄 알루미늄 질화물을 원자층 적층 공정으로 증착하여 형성된다.
본 발명의 다른 실시예에 따르면, 제1 하부 전극층(188)을 형성하기 전에, 절연막(179) 및 패드(185) 상에 금속 또는 도전성 금속 질화물을 사용하여 접착층을 형성할 수 있다. 예를 들면, 상기 접착층은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물 등을 사용하여 형성된다. 상기 접착층은 하부 전극(215)과 절연막(179) 사이의 접착력을 개선하는 역할을 수행하며, 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정을 이용하여 형성된다.
제1 하부 전극층(188) 상에는 제2 하부 전극층(191)이 형성된다. 제2 하부 전극층(191)은 제1 금속을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 형성한다. 예를 들면, 제2 하부 전극층(191)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 제1 금속을 사용하여 약 300∼1,000Å 정도의 두께로 형성한다. 바람직하게는, 제2 하부 전극층(191)은 이리듐을 스퍼터링 공정으로 적층하여 형성된다. 제2 하부 전극층(191)을 형성하는 동안, 반도체 기판(173)이 위치하는 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 낮은 압력으로 유지된다. 또한, 제2 하부 전극층(191)은 상기 반응 챔버 내에서 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 여기서, 상기 불활성 가스는 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함한다. 바람직하게는, 상기 불활성 가스는 아르곤 가스만을 포함하며, 이 때, 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다.
도 7을 참조하면, 금속 유기 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정을 이용하여 제2 하부 전극층(191) 상에 강유전체층(197)을 형성한다. 강유전체층(197)은 PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질이나 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 사용하여 형성된다. 또한, 강유전체층(197)은 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 PZT, SBT, BLT, PLZT 또는 BST와 같은 강유전성 물질을 사용하여 형성될 수도 있다. 강유전체층(197)은 제2 하부 전극층(191)의 상면을 기준으로 약 200∼1,000Å 정도의 두께를 가진다. 바람직하게는, 강유전체층(197)은 지르코늄 및 티타늄을 약 25：75∼40：60 정도의 비율로 함유하는 PZT를 포함하며, 강유전체층(197)은 금속 유기 화학 기상 증착 장치를 이용하여 형성된다. 이러한 강유전체층(197)을 형성하는 과정을 상세하게 설명하면 다음과 같다.
도 9는 본 발명의 실시예들에 따른 강유전체층을 형성하기 위한 금속 유기 화학 기상 증착 장치의 개략적인 단면도를 도시한 것이다.
도 7 및 도 9를 참조하면, 제2 하부 전극층(191)이 형성된 반도체 기판(173)을 공정 챔버(250) 내에 배치된 서셉터(253) 상에 위치시킨다. 반도체 기판9173) 상에 강유전체층(197)을 형성하는 동안, 반도체 기판(173)은 약 350∼650℃ 정도의 온도로 유지되며, 공정 챔버(250) 내부는 약 1∼10Torr 정도의 압력으로 유지된다.
공정 챔버(250)의 상부에는 제1 분사부(259) 및 제2 분사부(265)를 구비하는 샤워헤드(271)가 배치된다. 제1 분사부(259) 및 제2 분사부(265)는 각기 복수 개의 제1 노즐들(262) 및 제2 노즐들(268)을 구비한다. 제1 노즐들(262) 및 제2 노즐들(268)은 각기 서로 교대로 배치된다.
유기 금속 전구체 소스(274)로부터 기화기(280) 내로 유기 금속 전구체가 공급되어 가열되며, 캐리어 가스 소스(277)로부터는 캐리어 가스가 기화기(280) 내로 공급되어 가열된다. 상기 유기 금속 전구체는 납 또는 납을 포함하는 제1 화합물, 지르코늄 또는 지르코늄을 포함하는 제2 화합물, 그리고 티타늄 또는 티타늄을 포함하는 제2 화합물로 이루어진다. 또한, 상기 캐리어 가스는 질소(N2) 가스, 헬륨(He) 가스 또는 아르곤(Ar) 가스 등과 같은 불활성 가스로 구성된다. 가열된 유기 금속 전구체 및 캐리어 가스는 기화기(280)로부터 제1 분사부(259)의 제1 노즐들(262)을 통하여 반도체 기판(173) 상으로 공급된다.
한편, 산화제 소스(283)로부터 산화제가 가열기(286) 내로 공급되어 가열된 다음, 가열된 산화제는 제2 분사부(265)의 제2 노즐들(268)을 통하여 반도체 기판(173) 상으로 공급된다. 상기 산화제는 산소(O2), 오존(O3), 이산화질소(NO2), 산화이질소(N2O) 등을 포함한다. 여기서, 가열된 유기 금속 전구체 및 가열된 산화제의 온도는 실질적으로 동일하다. 상기 유기 금속 전구체 및 산화제를 반응시켜 제2 하부 전극층(191) 상에 강유전체층(197)을 형성하는 동안, 제1 및 제2 밸브(292, 295)를 이용하여 상기 유기 금속 전구체 및 산화제의 유량을 조절한다. 예를 들면, 상기 산화제의 유량은 약 1,000∼1,500sccm 정도로 조절된다. 이에 따라, 제2 하부 전극층(191) 상에는 지르코늄 및 티타늄을 약 25：75∼40：60 정도의 비율로 함유하는 PZT로 이루어진 강유전체층(197)이 형성된다.
다시 도 7을 참조하면, 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 강유전체층(197) 상에 제1 상부 전극층(200)을 형성한다. 제1 상부 전극층(200)은 구리, 납 또는 비스무스와 같은 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬-티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 제1 금속 산화물을 사용하여 형성된다. 바람직하게는, 제1 상부 전극층(200)은 강유전체층(197) 상에 상기 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 스퍼터링 공정으로 증착하여 형성된다.
제1 상부 전극층(200)을 형성하는 동안, 반도체 기판(173)이 위치하는 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr의 낮은 압력으로 유지된다. 이 경우, 제1 상부 전극층(200)은 상기 반응 챔버 내에서 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 상기 불활성 가스는 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함한다. 바람직하게는, 상기 불활성 가스는 아르곤 가스만을 포함한다. 여기서, 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다. 이에 따라, 제1 상부 전극층(200)은 약 10∼300Å 정도의 두께로 강유전체층(197) 상에 형성된다.
제1 상부 전극층(200) 상에 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 제3 금속을 사용하여 제2 상부 전극층(203)을 형성한다. 제2 상부 전극층(203)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 약 300∼1,000Å 정도의 두께로 형성된다. 바람직하게는, 제2 상부 전극층(203)은 이리듐을 스퍼터링 공정으로 적층하여 형성된다. 상술한 바와 같이, 상기 제1 금속과 상기 제3 금속은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 실질적으로 동일한 금속이거나 서로 상이한 금속일 수 있다.
제2 상부 전극층(203)을 형성하는 동안, 반도체 기판(173)이 위치하는 반응 챔버 또한 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr의 낮은 압력으로 유지된다. 여기서, 제2 상부 전극층(203)은 상기 반응 챔버 내에서 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 전술한 바와 같이, 상기 불활성 가스는 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함한다. 바람직하게는, 상기 불활성 가스는 아르곤 가스만을 포함하며, 이 경우 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다.
제2 상부 전극층(203)을 형성한 다음, 강유전체층(197) 및 제1 상부 전극층(200)을 포함하는 반도체 기판(173)을 열처리함으로써, 제1 상부 전극층(200) 및 강유전체층(197)을 구성하는 물질들을 결정화시킨다. 바람직하게는, 제1 상부 전극층(200) 및 강유전체층(197)은 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리된다. 여기서, 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 수행된다.
도 8을 참조하면, 제2 상부 전극층(203) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여, 제2 상부 전극층(203), 제1 상부 전극층(200), 강유전체층(197), 제2 하부 전극층(191) 및 제1 하부 전극층(188)을 순차적으로 식각함으로써, 도 4에 도시한 바와 같이, 하부 전극(215), 강유전체층 패턴(218) 및 상부 전극(227)을 포함하는 강유전체 캐패시터(170)를 완성한다. 하부 전극(215)은 절연막(179) 및 패드(185) 상에 차례로 형성된 제1 및 제2 하부 전극층 패턴들(209, 212)을 포함하며, 상부 전극(227)은 강유전체 패턴(218) 상에 순차적으로 형성된 제1 및 제2 상부 전극층 패턴들(221, 224)을 포함한다. 전술한 식각 공정을 통하여 강유전체 캐패시터(170)는 반도체 기판(173)에 수평한 방향에 대하여 약 50∼80°정도의 각도로 경사진 측벽을 가진다.
도 10은 본 발명의 실시예들에 다른 강유전체 캐패시터의 단면도를 도시한 것이다.
도 10을 참조하면, 강유전체 캐패시터(300)는 절연막(309) 상에 형성되며 제1 내지 제3 하부 전극층 패턴들(336, 339, 342)을 갖는 하부 전극(345), 하부 전극(345) 상에 형성된 강유전체층 패턴(348), 그리고 강유전체층 패턴(348) 상에 형성되며 제1 및 제2 상부 전극층 패턴들(351, 354)을 갖는 상부 전극(357)을 구비한다.
제2 하부 전극층 패턴(336)은 제1 금속을 포함하며, 제1 상부 전극층 패턴(351)은 제2 금속이 도핑된 제1 금속 산화물을 포함한다. 또한, 제2 상부 전극층 패턴(354)은 제3 금속을 포함하며, 제3 하부 전극층 패턴(342)은 제4 금속이 도핑된 제2 금속 산화물을 포함한다. 이 경우, 상기 제1 금속과 상기 제3 금속은 이리듐, 백금, 루테늄, 팔라듐 또는 금 가운데 동일하거나 상이한 금속일 수 있다. 또한, 상기 제2 금속 및 상기 제4 금속은 구리, 납 또는 비소 중에서 동일하거나 상이한 금속일 수 있다. 더욱이, 상기 제1 금속 산화물 및 제2 금속 산화물은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 가운데 동일하거나 상이한 금속 산화물일 수 있다.
절연막(309)은 트랜지스터, 콘택 영역, 패드, 도전성 패턴, 도전성 배선 내지 플러그 등을 포함하는 도전성 구조물(306)이 형성된 반도체 기판(303) 상에 형성된다. 절연막(309)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물을 포함한다.
절연막(309)을 관통하여 하부 전극(345)을 도전성 구조물(306)에 전기적으로 연결시키는 패드(315)가 형성된다. 패드(315)는 텅스텐, 알루미늄, 구리, 티타늄, 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물 등과 같은 금속 또는 도전성 금속 질화물을 포함한다.
하부 전극(345)은 절연막(309) 및 패드(315) 상에 차례로 형성된 제1 하부 전극층 패턴(336), 제2 하부 전극층 패턴(339) 및 제3 하부 전극층 패턴(342)을 구비한다. 제1 하부 전극층 패턴(336)은 강유전체층 패턴(348)으로부터 산소가 확산되는 것을 방지하며, 제2 및 제3 하부 전극층 패턴들(339, 342)은 강유전체층 패턴(348)을 구성하는 물질의 결정성을 향상시키는 역할을 한다. 또한, 제1 하부 전극 층 패턴(336)은 절연막(309) 및 패드(315) 상에 접착층이 형성되지 않을 경우, 절연막(309)과 하부 전극(345) 사이의 접착력을 향상시키는 기능도 수행한다.
제1 하부 전극층 패턴(336)은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 탄탈륨 실리콘 질화물 등과 같은 금속 질화물을 포함한다. 제1 하부 전극층 패턴(336)은 절연막(309) 또는 상기 접착층의 상면을 기준으로 약 50∼300Å 정도의 두께를 가진다. 제2 하부 전극층 패턴(339)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 상기 제1 금속을 포함한다. 제2 하부 전극층 패턴(339)은 제1 하부 전극층 패턴(336)의 상면으로부터 약 300∼1,000Å 정도의 두께를 가진다. 제3 하부 전극층 패턴(342)은 구리, 납 또는 비소 등과 같은 상기 제4 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 상기 제2 금속 산화물을 포함한다. 제3 하부 전극층 패턴(342)은 제2 하부 전극층 패턴(339)의 상면을 기준으로 약 10∼500Å 정도의 두께를 가진다. 바람직하게는, 제1 및 제2 하부 전극층 패턴들(336, 339)은 각기 티타늄 실리콘 질화물 및 이리듐을 포함하며, 상기 제3 하부 전극층 패턴(342)은 구리, 납 또는 비소가 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 포함한다.
강유전체층 패턴(348)은 하부 전극(345) 보다 약간 작은 면적으로 하부 전극(345) 상에 형성된다. 강유전체층 패턴(348)은 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전체, 칼슘, 란탄, 망간 또는 비스무스 등이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등과 같은 강유전체, 또는 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다. 바람직하게는, 강유전체층 패턴(348)은 지르코늄 및 티타늄을 약 25：75∼40：60 정도의 비율로 함유하는 PZT를 포함한다. 강유전체층 패턴(348)은 제2 하부 전극층 패턴(342)의 상면을 기준으로 약 200∼1,000Å 정도의 두께를 가진다.
상부 전극(357)은 강유전체층 패턴(348) 상에 순차적으로 형성된 제1 상부 전극층 패턴(351) 및 제2 상부 전극층 패턴(354)을 구비한다. 상부 전극(357)은 강유전체층 패턴(348) 보다 약간 작은 면적을 가진다.
제1 상부 전극층 패턴(351)은 강유전체층 패턴(348) 보다 약간 작은 면적을 가지며, 구리, 납 또는 비소 등과 같은 상기 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 상기 제1 금속 산화물을 포함한다. 바람직하게는, 제1 상부 전극층 패턴(351)은 상기 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 포함한다. 제1 상부 전극층 패턴(351)은 강유전체층 패턴(348)의 상면으로부터 약 10∼300Å 정도의 두께를 가진다.
제2 상부 전극층 패턴(354)은 제1 상부 전극층 패턴(351) 보다 약간 작은 면적을 갖고, 제1 상부 전극층 패턴(351) 상에 형성된다. 제2 상부 전극층 패턴(354)은 제1 상부 전극층 패턴(351)의 상면을 기준으로 약 300∼1,000Å 정도의 두께를 가진다. 제2 상부 전극층 패턴(354)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등과 같은 상기 제3 금속을 포함한다. 바람직하게는 제2 상부 전극층 패턴(354)은 이리듐을 포함한다.
도 11 내지 도 13은 도 10에 도시한 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 11 내지 도 13에 있어서, 도 10과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 11을 참조하면, 반도체 기판(303) 상에 콘택 영역, 도전성 배선, 도전성 패턴, 패드, 플러그 또는 트랜지스터 등을 포함하는 도전성 구조물(306)을 형성한다.
도전성 구조물(306)을 덮으면서 반도체 기판(303) 상에 PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등을 사용하여 절연막(309)을 형성한다. 절연막(309)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 형성된다.
절연막(309) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 절연막(309)을 부분적으로 식각함으로써, 절연막(309)에 도전성 구조물(306)을 노출시키는 홀(312)을 형성한다.
스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 홀(312)을 채우면서 절연막(309) 상에 텅스텐, 알루미늄, 구리 또는 티타늄 등과 같은 금속이나 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물 등과 같은 도전성 금속 질화물을 사용하여 도전막을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여, 절연막(309)이 노출될 때까지 상기 도전막을 제거함으로써, 홀(312)을 매립하며 노출된 도전성 구조물(306)에 접촉되는 패드(315)를 형성한다.
절연막(309) 및 패드(315) 상에 약 50∼300Å 정도의 두께를 갖는 제1 하부 전극층(318)을 형성한다. 제1 하부 전극층(318)은 금속 질화물을 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정으로 증착하여 형성된다.
제1 하부 전극층(318) 상에는 약 300∼1,000Å 정도의 두께를 갖는 제2 하부 전극층(321)이 형성된다. 제2 하부 전극층(321)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 제1 금속을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 형성한다. 제2 하부 전극층(321)을 형성하는 동안, 반도체 기판(303)이 위치하는 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr의 낮은 압력으로 유지된다. 제2 하부 전극층(321)은 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함하는 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 이 경우, 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다.
제2 하부 전극층(321) 상에 약 10∼500Å 정도의 두께를 갖는 제3 하부 전극층(324)을 형성한다. 제3 하부 전극층(324)은 구리, 납 또는 비소 등의 제4 금속이 약 2∼5 원자량% 정도의 동도로 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 제2 금속 산화물을 사용하여 형성한다. 제3 하부 전극층(324)을 형성하는 동안, 반도체 기판(303)이 위치하는 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr의 낮은 압력으로 유지된다. 제3 하부 전극층(324)은 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함하는 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 여기서, 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다.
도 12를 참조하면, 금속 유기 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정을 이용하여 제3 하부 전극층(324) 상에 약 200∼1,000Å 정도의 두께를 갖는 강유전체층(327)을 형성한다. 강유전체층(327)은 강유전성 물질이나 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질 내지 금속 산화물을 사용하여 형성된다. 전술한 바와 같이, 강유전체층(327)은 도 9에 도시한 금속 유기 화학 기상 증착 장치를 사용하여 형성된다. 이에 따라, 강유전체층(327)은 지르코늄 및 티타늄을 약 25：75∼40：60 정도의 비율로 함유하는 PZT를 포함한다.
스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 강유전체층(327) 상에 약 10∼300Å 정도의 두께를 갖는 제1 상부 전극층(330)을 형성한다. 제1 상부 전극층(330)은 구리, 납 또는 비스무스와 같은 제2 금속이 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 제1 금속 산화물을 사용하여 형성된다. 제1 상부 전극층(330)을 형성하는 동안, 반도체 기판(303)이 위치하는 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr의 낮은 압력으로 유지된다. 제1 상부 전극층(330)은 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함하는 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 이 경우, 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다.
제1 상부 전극층(330) 상에 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 제3 금속을 사용하여 제2 상부 전극층(333)을 형성한다. 제2 상부 전극층(333)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 약 300∼1,000Å 정도의 두께로 형성된다. 제2 상부 전극층(333)을 형성하는 동안, 반도체 기판(303)이 위치하는 반응 챔버 또한 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr의 낮은 압력으로 유지된다. 제2 상부 전극층(333)은 상기 반응 챔버 내에서 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다. 전술한 바와 마찬가지로, 상기 불활성 가스는 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함한다. 이 경우 상기 아르곤 가스의 유량은 약 10∼100sccm 정도이다.
제2 상부 전극층(333)을 형성한 다음, 강유전체층(327) 및 제1 상부 전극층(330)을 포함하는 반도체 기판(303)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리함으로써, 제1 상부 전극층(330) 및 강유전체층(327)을 구성하는 물질들을 결정화시킨다. 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 수행된다.
도 13을 참조하면, 제2 상부 전극층(333) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여, 제2 상부 전극층(333), 제1 상부 전극층(330), 강유전체층(327), 제3 하부 전극층(324), 제2 하부 전극층(321) 및 제1 하부 전극층(318)을 순차적으로 식각함으로써, 도 10에 도시한 바와 같이, 하부 전극(345), 강유전체층 패턴(348) 및 상부 전극(357)을 포함하는 강유전체 캐패시터(300)를 완성한다. 하부 전극(345)은 절연막(309) 및 패드(315) 상에 차례로 형성된 제1 내지 제3 하부 전극층 패턴들(336, 339, 342)을 포함하며, 상부 전극(357)은 강유전체 패턴(348) 상에 순차적으로 형성된 제1 및 제2 상부 전극층 패턴들(351, 354)을 포함한다. 이러한 식각 공정을 통하여 강유전체 캐패시터(300)는 반도체 기판(303)에 수평한 방향에 대하여 약 50∼80°정도의 각도로 경사진 측벽을 가진다.
강유전체 캐패시터의 특성 측정
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실험예들 및 비교예에 따라 제조된 강유전체 캐패시터들의 특성들을 측정한 결과를 설명한다.
실험예 1
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 후, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 300Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 구리가 약 3 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 550℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 2
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 300Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 납이 약 3 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상 기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 3
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 100Å 및 400Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,100Å 정도였다.
상기 강유전체층 패턴 상에 비스무스가 약 3 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 100Å 및 약 500Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 550℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 4
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 100Å 및 400Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,100Å 정도였다.
상기 강유전체층 패턴 상에 비스무스가 약 3 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 100Å 및 약 500Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 5
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 600Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 납이 약 5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 6
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성 하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 150Å 및 500Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 비스무스가 약 3 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 100Å 및 약 500Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 7
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 600Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비 율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 600Å 정도였다.
상기 강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 8
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 150Å 및 500Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,100Å 정도였다.
상기 강유전체층 패턴 상에 납이 약 4 원자량% 정도의 농도로 도핑된 스트론 튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 100Å 및 약 500Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 9
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 600Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 500Å 정도였다.
상기 강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 1,000Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 10
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 100Å 및 500Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,100Å 정도였다.
상기 강유전체층 패턴 상에 비스무스가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 1,000Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 100Å 및 약 500Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정 도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 11
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 600Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 비스무스가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 1,000Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
실험예 12
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 100Å 및 600Å 정도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 비스무스가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 1,000Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 100Å 및 약 500Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
비교예 1
티타늄 알루미늄 질화물로 이루어진 제1 하부 전극층 패턴을 형성한 다음, 상기 제1 하부 전극층 패턴 상에 이리듐으로 구성된 제2 하부 전극층 패턴을 형성하였다. 상기 제1 및 제2 하부 전극층 패턴들의 두께는 각기 약 50Å 및 300Å 정 도였다.
상기 제2 하부 전극층 패턴 상에 지르코늄 및 티타늄을 약 35：65 정도의 비율로 함유하는 PZT를 사용하여 강유전체층 패턴을 형성하였다. 상기 강유전체층 패턴의 두께는 약 1,000Å 정도였다.
상기 강유전체층 패턴 상에 이리듐 산화물(IrO2)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 300Ｗ 정도의 전압을 인가하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 2,300Å 및 약 400Å 정도였다.
상기 강유전체층 패턴과 상기 제1 및 제2 상부 전극층 패턴들을 약 600℃ 정도의 온도에서 급속 열처리 공정으로 약 1분 동안 열처리하였다.
도 14 내지 도 25는 본 발명의 각기 실험예 1 내지 실험예 12에 따른 강유전체 캐패시터들의 인가된 전압에 대한 분극을 측정한 P-V 이력곡선들을 나타내는 그래프들이다. 도 26은 본 발명의 비교예 1에 따른 강유전체 캐패시터의 인가된 전압에 대한 분극을 측정한 P-V 이력곡선을 나타내는 그래프이다.
도 14 및 도 15를 참조하면, 상기 실험예 1 및 2에 따른 강유전체 캐패시터들의 2Pr은 각기 약 50.77μC/㎠ 및 약 53.67μC/㎠ 정도였고, -2Pr은 각기 약 -50.418μC/㎠ 및 약 -53.36μC/㎠ 정도였다. 이 경우, +Vc는 각기 약 0.698V 및 약 0.60V 정도였으며, -Vc는 각기 약 -0.432V 및 약 -0.45V 정도였다.
이에 비하여, 도 16에 도시한 바와 같이, 상기 실험예 3에 따른 강유전체 캐패시터는 정상적인 P-V 이력곡선을 가지지 못하고 열화된 특성을 나타내었다.
도 17 내지 도 19를 참조하면, 상기 실험예 4 내지 6에 따른 강유전체 캐패시터들의 2Pr은 각기 약 52.098μC/㎠, 약 52.658μC/㎠ 및 약 51.86μC/㎠ 정도였고, -2Pr은 각기 약 -51.764μC/㎠, 약 -52.322μC/㎠ 및 약 -51.41μC/㎠ 정도였다. 여기서, +Vc는 각기 약 0.7V, 약 0.684V 및 약 0.682V 정도였으며, -Vc는 각기 약 -0.448V, 약 -0.45V 및 약 -0.436V 정도였다.
도 20 내지 도 22에 도시한 바와 같이, 상기 실험예 7 내지 9에 따른 강유전체 캐패시터들의 2Pr은 각기 약 52.13μC/㎠, 약 51.602μC/㎠ 및 약 52.306μC/㎠ 정도였고, -2Pr은 각기 약 -51.81μC/㎠, 약 -51.394μC/㎠ 및 약 -52.29μC/㎠ 정도였다. 이 때, +Vc는 각기 약 0.684V, 약 0.68V 및 약 0.694V 정도였으며, -Vc는 각기 약 -0.442V, 약 -0.442V 및 약 -0.458V 정도였다.
또한, 도 24를 참조하면, 상기 실험예 11에 따른 강유전체 캐패시터의 2Pr은 약 51.922μC/㎠ 정도였고, -2Pr은 약 -51.66μC/㎠ 정도였다. 여기서, +Vc는 약 0.686V 정도였으며, -Vc는 약 -0.446V 정도였다.
반면, 도 23 및 도 25에 도시한 바와 같이, 상기 실험예 10 및 12에 따른 강유전체 캐패시터들은 각기 정상적인 P-V 이력곡선을 가지지 못하고 열화된 특성을 나타내었다.
한편, 도 26에 도시한 바와 같이, 상기 비교예 1에 따른 강유전체 캐패시터의 2Pr은 약 41.836μC/㎠ 정도였고, -2Pr은 약 -41.81μC/㎠ 정도였다. 이 때, +Vc는 약 0.73V 정도였으며, -Vc는 약 -0.326V 정도였다.
따라서, 상기 실험예 3, 10 및 12의 경우를 제외하고는, 본 발명에 따른 강유전체 캐패시터들은 우수한 분극 특성을 가짐을 확인할 수 있다.
도 27은 본 발명의 실험예 1 및 2, 실험예 4 내지 9 및 실험예 11과 비교예 1에 따른 강유전체 캐패시터들의 Q-V 특성을 나타내는 그래프이다.
도 27을 참조하면, 본 발명의 실험예 1 및 2, 실험예 4 내지 9 및 실험예 11에 따른 강유전체 캐패시터들은 모두 최소 약 50μC/㎠ 이상의 높은 Pr를 나타내는 반면, 비교예 1에 따른 강유전체 캐패시터는 최대 약 40μC/㎠ 이하의 낮은 Pr을 나타내었다. 따라서, 본 발명의 실험예들에 따른 강유전체 캐패시터들은 비교예 1에 따른 강유전체 캐패시터에 비하여 우수한 유전 특성을 가짐을 확인할 수 있었다.
도 28 및 도 29는 본 발명의 실험예 1 및 7과 비교예 1에 따른 강유전체 캐패시터들의 열화 특성을 나타내는 그래프들이다.
도 28은 본 발명의 실험예 1 및 7과 비교예 1에 따른 강유전체 캐패시터들의 시간에 대한 분극의 열화를 나타내는 그래프이며, 도 29는 본 발명의 실험예 1 및 7과 비교예 1에 따른 강유전체 캐패시터들의 시간에 대한 2Pr의 감소율을 나타내는 그래프이다.
도 28에 도시한 바와 같이, 본 발명의 실험예 1 및 7에 따른 강유전체 캐패시터들은 약 150℃ 정도의 온도에서 약 100 시간이 경과한 후에도 각기 Pr이 약 43.48μC/㎠ 및 약 41.49μC/㎠ 정도로 유전 특성에 크게 변화가 없는 반면, 비교 예 1에 따른 강유전체 캐패시터는 약 100 시간이 경과한 후에 Pr이 약 16.63μC/㎠ 정도로 유전 특성이 크게 저하됨을 알 수 있었다.
또한, 도 29를 참조하면, 본 발명의 실험예 1 및 7에 따른 강유전체 캐패시터들은 약 150℃ 정도의 온도에서 약 100 시간이 경과한 이후에도 2Pr의 감소율이 최초의 2Pr에 비하여 각기 약 90.2% 및 약 87.6% 정도를 유지하는 것과 같이 유전 특성에 크게 변화가 없었다. 이에 비하여, 비교예 1에 따른 강유전체 캐패시터는 약 100 시간이 경과한 후에 2Pr의 감소율이 최초의 2Pr에 비하여 약 47.0% 정도로 크게 낮아져 유전 특성이 현저하게 저하됨을 확인할 수 있었다.
실험예 13
강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 제1 및 제2 상부 전극층 패턴들을 형성한 다음, 상기 제1 및 제2 상부 전극층 패턴들 및 강유전체층 패턴을 산소 분위기 하의 약 600℃ 정도의 온도에서 약 1분 동안 급속 열처리하였다.
실험예 14
강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 및 강유전체층 패턴을 산소 분위기 하의 약 650℃ 정도의 온도에서 약 1분 동안 급속 열처리하였다. 상기 제1 상부 전극층 패턴은 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었으며, 상기 제1 상부 전극층 패턴의 두께는 약 50Å 정도였다.
상기 열처리된 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제2 상부 전극층 패턴은 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었다. 상기 제2 상부 전극층 패턴의 두께는 약 600Å 정도였다.
실험예 15
강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 제1 및 제2 상부 전극층 패턴들을 형성한 다음, 상기 제1 및 제2 상부 전극층 패턴들 및 강유전체층 패턴을 질소 분위기 하의 약 600℃ 정도의 온도에서 약 1분 동안 급속 열처리하였다.
실험예 16
강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었다. 상기 제1 및 제2 상부 전극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 제1 및 제2 상부 전극층 패턴들을 형성한 다음, 상기 제1 및 제2 상부 전극층 패턴들 및 강유전체층 패턴을 산소 분위기 하의 약 600℃ 정도의 온도에서 약 3분 동안 급속 열처리하였다.
실험예 17
강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐으로 구성된 제2 상부 전극층 패턴을 형성하였다. 상기 제1 및 제2 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었다. 상기 제1 및 제2 상부 전 극층 패턴들의 두께는 각기 약 50Å 및 약 600Å 정도였다.
상기 제1 및 제2 상부 전극층 패턴들을 형성한 다음, 상기 제1 및 제2 상부 전극층 패턴들 및 강유전체층 패턴을 질소 분위기 하의 약 650℃ 정도의 온도에서 약 1분 동안 급속 열처리하였다.
비교예 2
강유전체층 패턴 상에 구리가 약 4 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)로 이루어진 제1 상부 전극층 패턴을 형성한 후, 상기 제1 상부 전극층 패턴 상에 이리듐 산화물로 구성된 제2 상부 전극층 패턴 및 이리듐으로 이루어진 제3 상부 전극층 패턴을 순차적으로 형성하였다. 상기 제1 내지 제3 상부 전극층 패턴들은 각기 약 600Ｗ 정도의 전압을 인가하고, 약 40sccm 정도의 유량으로 아르곤 가스를 공급하면서 형성되었다. 상기 제1 내지 제3 상부 전극층 패턴들의 두께는 각기 약 50Å, 약 300Å 및 약 400Å 정도였다.
상기 제1 내지 제3 상부 전극층 패턴들을 형성한 다음, 상기 제1 내지 제3 상부 전극층 패턴들 및 강유전체층 패턴을 산소 분위기 하의 약 600℃ 정도의 온도에서 약 1분 동안 급속 열처리하였다.
상기 실험예 13 내지 17 및 비교예 2에 있어서, 제1 및 제2 하부 전극층 패턴들과 강유전체층 패턴을 형성하는 과정은 전술한 실험예 1 내지 12 및 비교예 1 가운데 임의의 하나를 선택하여도 실질적으로 동일한 결과를 얻을 수 있다.
도 30 내지 도 34는 본 발명의 실험예 13 내지 17에 따른 강유전체 캐패시터 들의 인가된 전압에 대한 분극을 측정한 P-V 이력곡선들을 나타내는 그래프들이다. 도 35는 본 발명의 비교예 2에 따른 강유전체 캐패시터의 인가된 전압에 대한 분극을 측정한 P-V 이력곡선을 나타내는 그래프이다.
도 30 내지 도 34를 참조하면, 실험예 13 내지 17에 따른 강유전체 캐패시터들의 2Pr은 각기 최소 약 50μC/㎠ 이상이었고, -2Pr도 각기 최소 약 -50μC/㎠ 이상이었다. 특히, 실험예 16에 따른 강유전체 캐패시터의 2Pr은 약 53.7μC/㎠ 정도로 가장 우수하였다. 이에 비하여, 도 35에 도시한 바와 같이, 비교예 2에 따른 강유전체 캐패시터의 2Pr은 최대 약 45μC/㎠ 미만이었으며, -2Pr도 최대 약 -45μC/㎠ 미만이었다. 따라서, 실험예 13 내지 17에 따른 강유전체 캐패시터들이 비교예 2에 따른 강유전체 캐패시터에 비하여 우수한 유전 특성을 가짐을 알 수 있었다.
도 36은 본 발명의 실험예 13 내지 17과 비교예 2에 따른 강유전체 캐패시터들의 열화 특성을 나타내는 그래프이다. 도 36에 있어서, Ⅰ은 실험예 13 및 14에 따라 산소 분위기 하에서 약 1분 동안 열처리한 강유전체 캐패시터들의 2Pr을 나타내며, Ⅱ는 실험예 15 및 17에 따라 질소 분위기 하에서 약 1 분 동안 열처리한 강유전체 캐패시터들의 2Pr을 나타낸다. 또한, Ⅲ은 실험예 16에 따라 산소 분위기 하에서 약 3분 동안 열처리한 강유전체 캐패시터의 2Pr을 나타내고, Ⅳ는 비교예 2에 따라 산소 분위기 하에서 약 1분 동안 열처리한 강유전체 캐패시터의 2Pr을 나타낸다.
도 36에 도시한 바와 같이, 비교예 2에 따른 강유전체 캐패시터의 2Pr은 최대로 약 43μC/㎠ 정도로 매우 낮은 반면 실험예 13 내지 17에 따른 강유전체 캐패시터들의 2Pr은 모두 최소 약 50μC/㎠ 이상의 높은값을 가짐을 알 수 있었다.
도 37은 본 발명의 실험예 13 내지 17과 비교예 2에 따른 강유전체 캐패시터들의 인가된 전압에 대한 분극을 측정한 Q-V 특성을 나타내는 그래프이다.
도 37에 도시한 바와 같이, 실험예 13 내지 17에 따른 강유전체 캐패시터들은 모두 최대 약 50μC/㎠ 이상의 높은 Pr를 나타내는데 비하여 비교예 2에 따른 강유전체 캐패시터는 최소 약 45μC/㎠ 이하의 낮은 Pr을 나타내었다.
도 38은 본 발명의 실험예 13 내지 17과 비교예 2에 따른 강유전체 캐패시터들의 시간에 대한 분극의 열화를 나타내는 그래프이다.
도 38을 참조하면, 실험예 13 내지 17에 따른 강유전체 캐패시터들은 약 150℃ 정도의 온도에서 약 100 시간이 경과한 후에도 각기 약 40μC/㎠ 이상으로 유전 특성에 크게 변화가 없는 데 비하여, 비교예 2에 따른 강유전체 캐패시터는 약 100 시간이 경과한 후에 Pr이 약 33μC/㎠ 정도로 유전 특성이 크게 저하됨을 알 수 있었다.
강유전체 구조물을 포함하는 반도체 장치 및 그 제조 방법
도 39 내지 도 45는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 39를 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산 화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(400) 상에 소자 분리막(403)을 형성함으로써, 반도체 기판(400)에 액티브 영역 및 필드 영역을 정의한다.
열 산화법이나 화학 기상 증착 공정으로 소자 분리막(403)이 형성된 반도체 기판(400) 상에 얇은 두께의 게이트 산화막을 형성한다.
상기 게이트 산화막 상에 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 제1 도전막 및 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며 후에 게이트 도전막 패턴(409)으로 패터닝된다. 또한, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후에 게이트 마스크 패턴(412)으로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(427)(도 40 참조)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(427)이 산화물로 이루어질 경우에 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(400) 상에 각기 게이트 산화막 패턴(406), 게이트 도전막 패턴(409) 및 게이트 마스크 패턴(412)을 포함하는 게이트 구조물(415)들을 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크 패턴(412)을 먼저 형성한다. 애싱 공정 및/또는 스트리핑 공정으로 게이트 마스크 패턴(412) 상의 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크 패턴(412)을 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(400) 상에 각기 게이트 산화막 패턴(406), 게이트 도전막 패턴(409) 및 게이트 마스크 패턴(412)을 포함하는 게이트 구조물(415)들을 형성할 수 있다.
상기 게이트 구조물(415)들이 형성된 반도체 기판(400) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(415)들의 측면에 게이트 스페이서(418)를 형성한다.
도 40을 참조하면, 게이트 스페이서(418)가 형성된 게이트 구조물(415)들을 이온 주입 마스크로 이용하여 게이트 구조물(415)들 사이에 노출되는 반도체 기판(400)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 반도체 기판(400)에 소스/드레인 영역들인 제1 콘택 영역(421) 및 제2 콘택 영역(424)을 형성한다. 상기 소스/드레인 영역들인 제1 및 제2 콘택 영역들(421, 424)은 강유전체 캐패시터(484)(도 43 참조)를 위한 제1 패드(430)와 비트 라인을 위한 제2 패드(433)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소스/드레인 영역들 가운데 제1 콘택 영역(421)은 제1 패드(430)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(424)은 제2 패드(433)가 접속되는 비트 라인 콘택 영역에 해당된다. 이에 따라 반도체 기판(400) 상에는 각기 게이트 구조물(415), 게이트 스페이서(418) 및 콘택 영역들(421, 424)을 포함하는 트랜지스터들이 형성된다.
본 발명의 다른 실시예에 따르면, 각 게이트 구조물(415)의 측벽에 게이트 스페이서(418)를 형성하기 전에, 게이트 구조물(415)들 사이에 노출되는 반도체 기판(400)에 낮은 농도의 불순물을 1차적으로 이온 주입한다. 이어서, 게이트 구조물(415)의 측벽에 게이트 스페이서(418)를 형성한 후, 상기 1차 이온 주입된 반도체 기판(400)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD(Lightly Doped Drain)구조를 갖는 소스/드레인 영역인 제1 및 제2 콘택 영역(421, 424)을 형성할 수 있다.
다시 도 40을 참조하면, 상기 게이트 구조물(415)들을 덮으면서 반도체 기판(400)의 전면에 산화물로 이루어진 제1 층간 절연막(427)을 형성한다. 제1 층간 절연막(427)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(427)의 상부를 제거함으로써, 제1 층간 절연막(427)의 상면을 평탄화시킨다. 이 경우, 제1 층간 절연막(427)은 게이트 마스크 패턴(418)의 상면으로부터 소정의 높이를 갖게 형성된다. 본 발명의 다른 실시예에 따르면, 게이트 마스크 패턴(418)의 상면이 노출될 때까지 제1 층간 절연막(427)을 식각하여 제1 층간 절연막(427)의 상면을 평탄화할 수 있다.
평탄화된 제1 층간 절연막(427) 상에 제2 포토레지스트 제2 포토레지스트 패 턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(427)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(427)에 반도체 기판(400)에 형성된 제1 및 제2 콘택 영역(421, 424)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 바람직하게는, 산화물로 이루어진 제1 층간 절연막(427)을 식각할 때, 질화물로 이루어진 게이트 마스크 패턴(418)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(427)을 식각한다. 따라서, 상기 제1 콘택홀들은 게이트 구조물(415)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(421, 424)을 노출시킨다. 이 경우, 상기 제1 콘택홀들 가운데 일부는 캐패시터 콘택 영역인 제1 콘택 영역(421)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트 라인 콘택 영역인 제2 콘택 영역(424)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 제1 및 제2 콘택 영역(421, 424)을 노출시키는 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(427) 상에 제2 도전막을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(427)의 상면이 노출될 때까지 상기 제2 도전막을 부분적으로 제거함으로써, 각기 상기 제1 콘택홀들을 매립하는 자기 정렬된 콘택(Self-Aligned Contact: SAC) 패드인 제1 패드(430) 및 제2 패드(433)를 형성한다. 이 경우, 제1 패드(430)는 캐패시터 콘택 영역인 제1 콘택 영역 (421) 상에 형성되며, 제2 패드(433)는 비트 라인 콘택 영역인 제2 콘택 영역(424) 상에 형성된다. 즉, 제1 패드(430)는 캐패시터 콘택 영역에 접촉되며, 제2 패드(433)는 비트 라인 콘택 영역에 접촉된다.
본 발명의 다른 실시예에 따르면, 제1 층간 절연막(427)을 게이트 마스크 패턴(418)의 상면이 노출될 때까지 평탄화시킨 경우에는, 상기 제2 도전막을 게이트 마스크 패턴(418)의 상면이 노출될 때까지 제거하여 제1 및 제2 콘택 영역(421, 424)에 각기 접촉되는 자기 정렬된(SAC) 패드인 제1 및 제2 패드(430, 433)를 형성할 수 있다. 이 때, 제1 및 제2 패드(430, 433)는 실질적으로 게이트 마스크 패턴(418) 동일한 높이를 가지게 된다.
제1 및 제2 패드(430, 433)를 포함하는 제1 층간 절연막(427) 상에 제2 층간 절연막(436)을 형성한다. 제2 층간 절연막(436)은 후속하여 형성되는 비트 라인(439)(도 41참조)과 제1 패드(430)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(436)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성한다. 본 발명의 일 실시예에 따르면, 제1 및 제2 층간 절연막(427, 436)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간 절연막(427, 436)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다.
후속하여 진행되는 사진 식각 공정의 공정 마진을 확보하기 위하여, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(436)을 부분적으로 제거함으로써, 제2 층간 절연막(436)의 상면을 평탄화시킨다.
평탄화된 제2 층간 절연막(436) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(436)을 부분적으로 식각함으로써, 제2 층간 절연막(436)에 제1 층간 절연막(427)에 매립된 제2 패드(433)를 노출시키는 제2 콘택홀(437)을 형성한다. 제2 콘택홀(437)은 후속하여 형성되는 비트 라인(439)과 제2 패드(433)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
본 발명의 다른 실시예에 있어서, 상술한 사진 식각 공정의 공정 마진을 보다 충분하게 확보하기 위하여 제2 층간 절연막(427)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 추가적으로 형성한 후, 상술한 사진 식각 공정을 진행하여 제2 콘택홀(437)을 형성할 수 있다.
도 41을 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀(437)을 채우면서 제2 층간 절연막(436) 상에 제3 도전막을 형성한다.
상기 제3 도전막 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 콘택홀(437)을 채우면서 제2 층간 절연막(436) 상에 비트 라인(439)을 형성한다. 비트 라인(439)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속 으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 비트 라인(439)을 덮으면서 제2 층간 절연막(436) 상에 제3 층간 절연막(442)을 형성한다. 제3 층간 절연막(442)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성된다. 상술한 바와 같이, 제3 층간 절연막(442)은 제2 층간 절연막(436)과 동일한 물질을 사용하거나 상이한 물질을 사용하여 형성할 수 있다. 바람직하게는, 저온에서 증착되면서 보이드 없이 비트 라인(439) 사이의 갭을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(442)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제3 층간 절연막(442)을 부분적으로 제거함으로써 제3 층간 절연막(442)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 인접하는 비트 라인(439)들 사이에 위치하는 제3 층간 절연막(442) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(439) 및 제2 층간 절연막(438) 상에 질화물로 이루어진 추가 절연막을 형성한 다음, 이러한 추가 절연막 상에 제3 층간 절연막(442)을 형성할 수도 있다.
상술한 바와 같이 평탄화된 제3 층간 절연막(442) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(442) 및 제2 층간 절연막(436)을 부분적으로 식각함으로 써, 제1 패드(430)들을 노출시키는 제3 콘택홀들(443)을 형성한다. 제3 콘택홀(443)들은 각기 캐패시터 콘택홀에 해당된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(442) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 전술한 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 캐패시터 콘택홀들인 제3 콘택홀(443)들을 형성한 후, 추가적인 세정 공정을 수행하여 제3 콘택홀들(443)을 통해 노출되는 제1 패드(430)들의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
도 42를 참조하면, 제3 콘택홀들(443)을 채우면서 제3 층간 절연막(442) 상에 제4 도전막을 형성한 후, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(442)의 상면이 노출될 때까지 상기 제4 도전막을 부분적으로 제거함으로써, 제3 콘택홀들(443) 내에 각기 제3 패드(445)를 형성한다. 제3 패드(445)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(430)와 후속하여 형성되는 하부 전극(469)(도 43 참조)을 서로 연결시키는 역할을 한다. 즉, 하부 전극(469)은 제3 패드(445) 및 제1 패드(430)를 통하여 제1 콘택 영역(421)에 전기적으로 연결된다.
제3 패드(445) 및 제3 층간 절연막(442) 상에 약 50∼300Å 정도의 두께를 갖는 제1 하부 전극층(448) 및 약 300∼1,000Å 정도의 두께를 갖는 제2 하부 전극층(451)을 순차적으로 형성한다. 제1 하부 전극층(448)은 금속 질화물을 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정으로 적층하여 형성되며, 제2 하 부 전극층(451)은 제1 금속을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 적층하여 형성한다. 제2 하부 전극층(451)은 약 20∼350℃ 정도의 온도, 약 3∼10mTorr의 낮은 압력 및 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성된다.
제2 하부 전극층(451) 상에는 약 200∼1,000Å 정도의 두께를 갖는 강유전체층(454)을 형성한다. 강유전체층(454)은 강유전성 물질이나 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질 내지 금속 산화물을 금속 유기 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정으로 적층하여 형성된다.
본 발명의 다른 실시예에 따르면, 강유전체층(454)을 형성하기 전에 제2 하부 전극층(451) 상에 약 10∼500Å 정도의 두께를 갖는 제3 하부 전극층(도시되지 않음)을 형성할 수 있다. 여기서, 상기 제3 하부 전극층은 구리, 납 또는 비소 등과 같은 금속이 약 2∼5 원자량% 정도의 동도로 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 금속 산화물을 사용하여 형성한다. 상기 제3 하부 전극층은 약 20∼350℃ 정도의 온도, 약 3∼10mTorr의 낮은 압력 및 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성한다.
강유전체층(454) 상에 약 10∼300Å 정도의 두께를 갖는 제1 상부 전극층(457)을 형성한다. 제1 상부 전극층(457)은 제2 금속이 약 2∼5 원자량 % 정도의 농도로 도핑된 제1 금속 산화물을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 적층하여 형성된다. 제1 상부 전극층(457)은 약 20∼350℃ 정 도의 온도, 약 3∼10mTorr의 낮은 압력 및 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성한다.
제1 상부 전극층(457) 상에는 약 300∼1,000Å 정도의 두께를 갖는 제2 상부 전극층(460)이 형성된다. 제2 상부 전극층(460)은 제3 금속을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 적층하여 형성된다. 제2 상부 전극층(460)은 약 20∼350℃ 정도의 온도, 약 3∼10mTorr의 낮은 압력 및 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다.
제2 상부 전극층(460)을 형성한 후, 강유전체층(454) 및 제1 상부 전극층(457)을 포함하는 반도체 기판(400)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리한다. 이 때, 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 수행된다.
도 43을 참조하면, 제2 상부 전극층(460) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 제2 상부 전극층(460), 제1 상부 전극층(457), 강유전체층(454), 제2 하부 전극층(451) 및 제1 하부 전극층(448)을 순차적으로 패터닝함으로써, 하부 전극(469), 강유전체층 패턴(472) 및 상부 전극(481)을 포함하는 강유전체 캐패시터(484)를 완성한다. 하부 전극(469)은 제3 층간 절연막(442) 및 제3 패드(445) 상에 차례로 형성된 제1 및 제2 하부 전극층 패턴들(463, 466)을 포함하며, 상부 전극(481)은 강유전체 패턴(472) 상에 순차적으로 형성된 제1 및 제2 상부 전극층 패턴들(475, 478)을 포함한다. 전술한 식각 공정을 통하여 강유전체 캐패시터(484)는 전체적으로 반도체 기판(400)에 수평한 방향에 대하여 약 50∼80°정도의 각도로 경사진 측벽을 가진다.
강유전체 캐패시터(484)를 덮으면서 제3 층간 절연막(442) 상에 장벽층(487)을 형성한다. 장벽층(487)은 금속 산화물 또는 금속 질화물을 화학 기상 증착 공정, 원자층 적층 공정 또는 스퍼터링 공정으로 적층하여 형성된다. 예를 들면, 장벽층(487)은 알루미늄 산화물, 티타늄 산화물 또는 실리콘 질화물을 사용하여 형성된다. 장벽층(487)은 수소의 확산을 억제하여 강유전체층 패턴(472)의 특성이 저하되는 것을 방지하는 역할을 한다. 그러나, 이러한 장벽층(487)은 경우에 따라 형성되지 않을 수도 있다.
도 44를 참조하면, 장벽층(487) 상에 제4 층간 절연막(490)을 형성한다. 제4 층간 절연막(490)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 적층하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상부 전극(481)이 노출될 때까지 제4 층간 절연막(490) 및 장벽층(487)을 부분적으로 제거한다.
제4 층간 절연막(490) 및 노출된 상부 전극(481) 상에 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정을 이용하여 제5 도전막을 형성한다. 상기 제5 도전막은 금속, 도전성 금속 산화물 또는 도전성 금속 질화물을 사용하여 형성한다. 예를 들면, 상기 제5 도전막은 티타늄 알루미늄 질화물, 알루미늄, 티타늄, 티 타늄 질화물, 이리듐, 이리듐 산화물, 백금, 루테늄 또는 루테늄 산화물 등을 사용하여 형성된다.
상기 제5 도전막 상에 제7 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제7 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제5 도전막을 패터닝함으로써, 상부 전극(481)에 접촉되는 로컬 플레이트 라인(493)을 형성한다. 이 경우, 로컬 플레이트 라인(493)은 인접하는 강유전체 캐패시터(484)의 상부 전극(481)들에 공통적으로 접촉된다.
로컬 플레이트 라인(493) 및 제4 층간 절연막(490) 상에 제5 층간 절연막(496)을 형성한다. 제4 층간 절연막(496)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 적층하여 형성한다.
도 45를 참조하면, 제5 층간 절연막(496) 상에 금속 또는 도전성 금속 질화물을 사용하여 제6 도전막을 형성한다. 예를 들면, 상기 제6 도전막은 알루미늄, 티타늄, 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성된다. 상기 제6 도전막은 스퍼터링 공정, 원자층 적층 공정 또는 화학 기상 증착 공정을 이용하여 형성된다.
상기 제6 도전막 상에 제8 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제8 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제6 도전막을 패터닝함으로써, 제5 층간 절연막(496) 상에 부분적으로 제1 상부 배선(499)을 형성한다.
제1 상부 배선 및 제5 층간 절연막(496) 상에 제6 층간 절연막(502)을 형성한 후, 상기 제6 층간 절연막(502) 상에 제9 포토레지스트 패턴(도시되지 않음)을 형성한다. 제6 층간 절연막(502)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정으로 적층하여 형성한다.
제6 층간 절연막(502) 상에 제9 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제9 포토레지스트 패턴을 식각 마스크로 이용하여 제6 층간 절연막(502) 및 제5 층간 절연막(496)을 부분적으로 식각함으로써, 로컬 플레이트 라인(493)을 노출시킨다.
노출된 로컬 플레이트 라인(493) 상에 제7 도전막을 형성한다. 상기 제7 도전막은 알루미늄, 티타늄, 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 스퍼터링 공정, 원자층 적층 공정 또는 화학 기상 증착 공정으로 증착하여 형성된다.
상기 제7 도전막 상에 제10 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제10 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제7 도전막을 패터닝함으로써, 로컬 플레이트 라인(493)에 접촉되는 메인 플레이트 라인(505)을 형성한다. 이에 따라, 반도체 기판(400) 상에는 강유전체 캐패시터(484)를 포함하는 반도체 장치가 형성된다.
본 발명에 따르면, 구리, 납 또는 비스무스가 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO) 등의 금속 산화물을 상부 전극 및/또는 하부 전극에 적용함으로써, 상부 전극과 하부 전극 사이에 형성되는 강유전체층의 유전 특성을 크게 개선할 수 있으며, 상기 상부 전극 및 하부 전극을 형성하는 동안 야기되는 공정상의 파티클 문제를 해결할 수 있다. 특히, 구리, 납 또는 비스무스가 약 2∼5 원자량% 정도의 농도로 도핑된 스트론튬 루테늄 산화물(SRO) 등의 금속 산화물을 사용하여 상부 전극 및/또는 하부 전극을 형성할 경우, 금속 유기 화학 기상 증착 공정으로 제조된 PZT로 구성된 강유전체층의 두께를 매우 얇게 유지할 수 있으며, 이러한 강유전체층을 포함하는 강유전체 캐패시터의 특성을 현저하게 향상시킬 수 있다. 더욱이, 이리듐 및 스트론튬 루테늄 산화물(SRO)을 포함하는 복합 구조의 상부 전극 및/또는 하부 전극을 적용함으로써, 후속 열처리 공정 시의 온도 및 분위기 등과 같은 공정 조건의 마진을 충분하게 확보할 수 있다. 특히, 금속 유기 화학 기상 증착 공정으로 제조된 PZT로 구성된 강유전체층의 상부 및/또는 하부에 이리듐 및 스트론튬 루테늄 산화물(SRO)을 포함하는 복합 구조의 전극을 형성함으로써, 이러한 강유전층을 포함하는 반도체 장치를 약 1.6V 이하의 낮은 전압에서도 충분한 신뢰성으로 구동시킬 수 있다.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (94)

  1. 기판 상에 형성되어 상기 기판에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층 및 상기 제1 하부 전극층 상에 형성되며 제1 금속으로 구성된 제2 하부 전극층을 구비하는 하부 전극;
    상기 하부 전극 상에 형성된 강유전체층; 및
    상기 강유전체층 상에 형성되며 2∼5 원자량%의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 및 상기 제1 상부 전극층 상에 형성되며 제3 금속으로 구성된 제2 상부 전극층을 구비하는 상부 전극을 포함하는 강유전체 구조물.
  2. 삭제
  3. 제1항에 있어서, 상기 강유전체층은 금속 유기 화학 기상 증착(MOCVD) 공정으로 형성되어 지르코늄(Zr) 및 티타늄(Ti)을 25：75∼40：60의 비율로 함유하는 PZT[(Pb, Zr)TiO3]를 포함하는 것을 특징으로 하는 강유전체 구조물.
  4. 제3항에 있어서, 상기 강유전체층은 200∼1,000Å의 두께를 가지는 것을 특징으로 하는 강유전체 구조물.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 금속 및 상기 제3 금속은 각기 이리듐(Ir), 백금(Pt), 루테늄(Ru), 팔라듐(Pd) 및 금(Au)으로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
  7. 제1항에 있어서, 상기 제2 금속은 구리(Cu), 납(Pb) 및 비스무스(Bi)로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
  8. 제1항에 있어서, 상기 제1 금속 산화물은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 및 칼슘 루테늄 산화물(CRO)로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서, 상기 제1 상부 전극층은 10∼300Å의 두께를 가지며, 상기 제2 상부 전극층은 300∼1,000Å의 두께를 가지는 것을 특징으로 하는 강유전체 구조물.
  12. 삭제
  13. 삭제
  14. 제1항에 있어서, 상기 금속 질화물은 티타늄 알루미늄 질화물(TiAlN), 알루미늄 질화물(AlN), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN) 및 텅스텐 질화물(WN)로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
  15. 제1항에 있어서, 상기 제1 하부 전극층은 50∼300Å의 두께를 가지며, 상기 제2 하부 전극층은 300∼1,000Å의 두께를 가지는 것을 특징으로 하는 강유전체 구조물.
  16. 제1항에 있어서, 상기 하부 전극은, 상기 제2 하부 전극층 상에 형성되며 2∼5 원자량%의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층을 더 구비하는 것을 특징으로 하는 강유전체 구조물.
  17. 제16항에 있어서, 상기 제3 하부 전극층은 10∼500Å의 두께를 가지는 것을 특징으로 하는 강유전체 구조물.
  18. 제16항에 있어서, 상기 제4 금속은 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나를 포함하며, 상기 제2 금속 산화물은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 및 칼슘 루테늄 산화물(CRO)로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물.
  19. 삭제
  20. 기판 상에 형성되어 상기 기판에 대한 접착력을 증가시키며 티타늄 알루미늄 질화물을 포함하는 제1 하부 전극층 및 상기 제1 하부 전극층 상에 형성되며 이리듐을 포함하는 제2 하부 전극층을 구비하는 하부 전극;
    상기 하부 전극 상에 형성되며, 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층; 및
    상기 강유전체층 상에 형성되며, 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 포함하는 제1 상부 전극층 및 상기 제1 상부 전극층 상에 형성되며 이리듐을 포함하는 제2 상부 전극층을 구비하는 상부 전극을 포함하는 강유전체 구조물.
  21. 제20항에 있어서, 상기 강유전체층은 지르코늄 및 티타늄을 25：75∼40：60의 비율로 함유하는 것을 특징으로 하는 강유전체 구조물.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제20항에 있어서, 상기 하부 전극은, 상기 제2 하부 전극층 상에 형성되며 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 포함하는 제3 하부 전극층을 더 구비하는 것을 특징으로 하는 강유전체 구조물.
  26. 삭제
  27. 도전성 구조물이 형성된 반도체 기판;
    상기 도전성 구조물에 전기적으로 연결되어 상기 기판에 대한 접착력을 증가시키며 금속질화물로 구성된 제1 하부 전극층 패턴 및 상기 제1 하부 전극층 패턴 상에 형성되며 제1 금속으로 구성된 제2 하부 전극층 패턴을 구비하는 하부 전극;
    상기 하부 전극 상에 형성된 강유전체층 패턴; 및
    상기 강유전체층 패턴 상에 형성되며, 2∼5 원자량%의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴 및 상기 제1 상부 전극층 패턴 상에 형성되며 제3 금속으로 구성된 제2 상부 전극층 패턴을 구비하는 상부 전극을 포함하는 강유전체 캐패시터.
  28. 제27항에 있어서, 상기 강유전체층 패턴은 금속 유기 화학 기상 증착 공정으로 형성되어 지르코늄 및 티타늄을 25：75∼40：60의 비율로 함유하는 PZT를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  29. 제27항에 있어서, 상기 제1 금속 및 상기 제3 금속은 각기 이리듐, 백금, 루테늄, 팔라듐 및 금으로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  30. 제27항에 있어서, 상기 제2 금속은 구리, 납 및 비스무스로 이루어진 그룹 중으로부터 선택된 하나를 포함하며, 상기 제1 금속 산화물은 스트론튬 루테늄 산화물, 스트론튬 티타늄 산화물, 란탄 니켈 산화물 및 칼슘 루테늄 산화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 제27항에 있어서, 상기 제1 하부 전극층 패턴은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  36. 제27항에 있어서, 상기 하부 전극은 상기 제2 하부 전극층 패턴 상에 형성되며, 2∼5 원자량%의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 더 구비하는 것을 특징으로 하는 강유전체 캐패시터.
  37. 제36항에 있어서, 상기 제4 금속은 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나를 포함하며, 상기 제2 금속 산화물은 스트론튬 루테늄 산화물, 스트론튬 티타늄 산화물, 란탄 니켈 산화물 및 칼슘 루테늄 산화물로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  38. 제27항에 있어서,
    상기 반도체 기판과 상기 제1 하부 전극층 패턴 사이에 형성된 절연막;
    상기 절연막을 관통하여 상기 제1 하부 전극층 패턴을 상기 도전성 구조물에 전기적으로 연결시키는 패드; 및
    상기 절연막 및 상기 패드와 상기 제1 하부 전극층 패턴 사이에 형성된 접착층을 더 구비하는 것을 특징으로 하는 강유전체 캐패시터.
  39. 삭제
  40. 제38항에 있어서, 상기 접착층은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 및 텅스텐 질화물(WN)로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  41. 도전성 구조물이 형성된 반도체 기판;
    상기 도전성 구조물에 전기적으로 연결되어 상기 기판에 대한 접착력을 증가시키며 티타늄 알루미늄 질화물을 포함하는 제1 하부 전극층 패턴 및 상기 제1 하부 전극층 패턴 상에 형성되며 이리듐을 포함하는 제2 하부 전극층 패턴을 구비하는 하부 전극;
    상기 하부 전극 상에 형성되며, 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층 패턴; 및
    상기 강유전체층 패턴 상에 형성되며 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물(SRO)을 포함하는 제1 상부 전극층 패턴 및 상기 제1 상부 전극층 패턴 상에 형성되며 이리듐을 포함하는 제2 상부 전극층 패턴을 구비하는 상부 전극을 포함하는 것을 특징으로 하는 강유전체 캐패시터.
  42. 제41항에 있어서, 상기 강유전체층 패턴은 지르코늄 및 티타늄을 25：75∼40：60의 비율로 함유하는 것을 특징으로 하는 강유전체 캐패시터.
  43. 삭제
  44. 제41항에 있어서, 상기 하부 전극은, 상기 제2 하부 전극층 패턴 상에 형성되며, 구비, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제3 하부 전극층 패턴을 더 구비하는 것을 특징으로 하는 강유전체 캐패시터.
  45. 삭제
  46. 콘택 영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성된 절연막;
    상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드;
    상기 패드 및 상기 절연막 상에 형성되어 상기 절연막에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층 패턴 및 상기 제1 하부 전극층 패턴 상에 형성되며 제1 금속으로 구성된 제2 하부 전극층 패턴을 구비하는 하부 전극;
    상기 하부 전극 상에 형성된 강유전체층 패턴; 및
    상기 강유전체층 패턴 상에 형성되며, 2∼5 원자량%의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴 및 상기 제1 상부 전극층 패턴 상에 형성되며 제3 금속으로 구성된 제2 상부 전극층 패턴을 구비하는 상부 전극을 포함하는 반도체 장치.
  47. 삭제
  48. 삭제
  49. 제46항에 있어서, 상기 하부 전극은, 상기 제2 하부 전극층 패턴 상에 형성되며, 2∼5 원자량%의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  50. 제49항에 있어서, 상기 강유전체층 패턴은 지르코늄 및 티타늄을 25：75∼40：60의 비율로 함유하는 PZT를 포함하고, 상기 제1 금속 및 상기 제3 금속은 각기 이리듐, 백금, 루테늄, 팔라듐 및 금으로 이루어진 그룹으로부터 선택된 하나를 포함하며, 상기 제2 금속 및 상기 제4 금속은 각기 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나를 포함하고, 상기 제1 금속 산화물 및 상기 제2 금속 산화물은 각기 스트론튬 루테늄 산화물, 스트론튬 티타늄 산화물, 란탄 니켈 산화물 및 칼슘 루테늄 산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  51. 콘택 영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성된 절연막;
    상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드;
    상기 절연막 및 상기 패드 상에 형성되어 상기 절연막에 대한 접착력을 증가시키며 티타늄 알루미늄 질화물을 포함하는 제1 하부 전극층 패턴 및 상기 제1 하부 전극층 패턴 상에 형성되며 이리듐을 포함하는 제2 하부 전극층 패턴을 구비하는 하부 전극;
    상기 하부 전극 상에 형성되며, 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층 패턴; 및
    상기 강유전체층 패턴 상에 형성되며, 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제1 상부 전극층 패턴 및 상기 제1 상부 전극층 패턴 상에 형성되며 이리듐을 포함하는 제2 상부 전극층 패턴을 구비하는 상부 전극을 포함하는 반도체 장치.
  52. 삭제
  53. 제51항에 있어서, 상기 하부 전극은, 제2 하부 전극층 패턴 상에 형성되며, 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제3 하부 전극층 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  54. 기판 상에 상기 기판에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층을 형성하고, 상기 제1 하부 전극층 상에 제1 금속으로 구성된 제2 하부 전극층을 형성하여, 상기 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 강유전체층을 형성하는 단계; 및
    상기 강유전체층 상에 2∼5 원자량%의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층을 형성하고, 상기 제1 상부 전극층 상에 제3 금속으로 구성된 제2 상부 전극층을 형성하여, 상기 강유전체층 상에 상부 전극을 형성하는 단계를 포함하는 강유전체 구조물의 제조 방법.
  55. 제54항에 있어서, 상기 강유전체층은 금속 유기 화학 기상 증착 공정으로 PZT를 증착하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  56. 제54항에 있어서, 상기 강유전체층을 형성하는 단계는,
    상기 제2 하부 전극층 상에 유기 금속 전구체를 도입하는 단계;
    상기 제2 하부 전극층 상에 산화제를 도입하는 단계; 및
    상기 유기 금속 전구체와 상기 산화제를 반응시켜 상기 제2 하부 전극층 상에 상기 강유전체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  57. 제56항에 있어서, 상기 유기 금속 전구체는 납을 함유하는 제1 화합물, 지르코늄을 함유하는 제2 화합물 및 티타늄을 함유하는 제3 화합물을 포함하며, 상기 산화제는 산소, 오존, 이산화질소 및 산화이질소로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  58. 제56항에 있어서, 상기 강유전체층을 형성하는 단계는 350∼650℃의 온도 및 1∼10Torr의 압력 하에서 수행되는 것을 특징으로 하는 강유전체 구조물의 제조 방 법.
  59. 삭제
  60. 제54항에 있어서, 상기 제1 상부 전극층 및 상기 제2 상부 전극층은 각기 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  61. 제54항에 있어서, 상기 제1 상부 전극층 및 상기 제2 상부 전극층은 각기 불활성 가스 분위기 하에서 300∼1,000W의 전력을 인가하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  62. 제61항에 있어서, 상기 불활성 가스는 아르곤 가스, 질소 가스 및 헬륨 가스로 이루어진 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  63. 제61항에 있어서, 상기 제1 상부 전극층 및 상기 제2 상부 전극층은 각기 20∼350℃의 온도 및 3∼10mTorr의 압력 하에서 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 제54항에 있어서, 상기 제1 하부 전극층 및 상기 제2 하부 전극층은 각기 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  69. 삭제
  70. 제54항에 있어서, 상기 제2 하부 전극층은 아르곤 가스, 질소 가스 및 헬륨 가스로 이루어진 그룹으로부터 선택된 하나를 포함하는 불활성 가스 분위기 하에서 300∼1,000W의 전력을 인가하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  71. 제70항에 있어서, 상기 제2 하부 전극층은 20∼350℃의 온도 및 3∼10mTorr의 압력 하에서 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  72. 제54항에 있어서, 상기 하부 전극을 형성하는 단계는, 상기 제2 하부 전극층 상에 2∼5 원자량%의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  73. 제72항에 있어서, 상기 제3 하부 전극층은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  74. 제72항에 있어서, 상기 제3 하부 전극층은 아르곤 가스, 질소 가스 및 헬륨 가스로 이루어진 그룹으로부터 선택된 하나를 포함하는 불활성 가스 분위기 하에서 300∼1,000W의 전력을 인가하여 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  75. 제74항에 있어서, 상기 제3 하부 전극층은 20∼350℃의 온도 및 3∼10mTorr의 압력 하에서 형성되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  76. 제54항에 있어서, 상기 상부 전극 및 상기 강유전체층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  77. 제76항에 있어서, 상기 상부 전극 및 상기 강유전체층은 산소 가스, 질소 가스 또는 산소와 질소의 혼합 가스 분위기 하에서 급속 열처리 공정으로 500∼650℃의 온도에서 30초∼3분 동안 열처리되는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  78. 삭제
  79. 기판 상에 상기 기판에 대한 접착력을 증가시키며 티타늄 알루미늄 질화물을 포함하는 제1 하부 전극층을 형성하고, 상기 제1 하부 전극층 상에 이리듐을 포함하는 제2 하부 전극층을 형성하여, 상기 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층을 형성하는 단계; 및
    상기 강유전체층 상에 구리, 납 또는 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제1 상부 전극층을 형성하고, 상기 제1 상부 전극층 상에 이리듐을 포함하는 제2 상부 전극층을 형성하여, 상기 강유전체층 상에 상부 전극을 형성하는 단계를 포함하는 강유전체 구조물의 제조 방법.
  80. 삭제
  81. 삭제
  82. 제79항에 있어서, 상기 하부 전극을 형성하는 단계는, 상기 제2 하부 전극층 상에 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제3 하부 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 구조물의 제조 방법.
  83. 반도체 기판 상에 도전성 구조물을 형성하는 단계;
    상기 도전성 구조물에 전기적으로 연결되어 상기 기판에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층 패턴을 형성하고, 상기 제1 하부 전극층 패턴 상에 제1 금속으로 구성된 제2 하부 전극층 패턴을 형성하여, 상기 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층 패턴을 형성하는 단계; 및
    상기 강유전체층 패턴 상에 2∼5 원자량%의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴을 형성하고, 상기 제1 상부 전극층 패턴 상에 제3 금속으로 구성된 제2 상부 전극층 패턴을 형성하여, 상기 강유전체층 패턴 상에 상부 전극을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조 방법.
  84. 삭제
  85. 삭제
  86. 제83항에 있어서, 상기 하부 전극을 형성하는 단계는, 상기 제2 하부 전극층 패턴 상에 2∼5 원자량%의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  87. 반도체 기판 상에 도전성 구조물을 형성하는 단계;
    상기 도전성 구조물에 전기적으로 연결되어 상기 기판에 대한 접착력을 증가시키며 티타늄 알루미늄 질화물을 포함하는 제1 하부 전극층 패턴을 형성하고, 상기 제1 하부 전극층 패턴 상에 이리듐을 포함하는 제2 하부 전극층 패턴을 형성하여, 상기 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층 패턴을 형성하는 단계; 및
    상기 강유전체층 패턴 상에 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제1 상부 전극층 패턴을 형성하고, 상기 제1 상부 전극층 패턴 상에 이리듐을 포함하는 제2 상부 전극층 패턴을 형성하여, 상기 강유전체층 패턴 상에 상부 전극을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조 방법.
  88. 제87항에 있어서, 상기 하부 전극을 형성하는 단계는, 상기 제2 하부 전극층 패턴 상에 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제3 하부 전극층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  89. 반도체 기판 상에 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드를 형성하는 단계;
    상기 패드 및 상기 절연막 상에 상기 절연막에 대한 접착력을 증가시키며 금속 질화물로 구성된 제1 하부 전극층 패턴을 형성하고, 상기 제1 하부 전극층 패턴 상에 제1 금속으로 구성된 제2 하부 전극층 패턴을 형성하여, 상기 패드 및 상기 절연막 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 강유전체층 패턴을 형성하는 단계; 및
    상기 강유전체층 패턴 상에 2∼5 원자량%의 농도로 제2 금속이 도핑된 제1 금속 산화물로 구성된 제1 상부 전극층 패턴을 형성하고, 상기 제1 상부 전극층 패턴 상에 제3 금속으로 구성된 제2 상부 전극층 패턴을 형성하여, 상기 강유전체층 패턴 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  90. 삭제
  91. 삭제
  92. 제89항에 있어서, 상기 하부 전극을 형성하는 단계는, 상기 제2 하부 전극층 패턴 상에 2∼5 원자량%의 농도로 제4 금속이 도핑된 제2 금속 산화물로 구성된 제3 하부 전극층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  93. 반도체 기판 상에 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드를 형성하는 단계;
    상기 절연막 및 상기 패드 상에 상기 절연막에 대한 접착력을 증가시키며 티타늄 알루미늄 질화물을 포함하는 제1 하부 전극층 패턴을 형성하고, 상기 제1 하부 전극층 패턴 상에 이리듐을 포함하는 제2 하부 전극층 패턴을 형성하여, 상기 패드 및 상기 절연막 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 금속 유기 화학 기상 증착 공정으로 형성된 PZT를 포함하는 강유전체층 패턴을 형성하는 단계; 및
    상기 강유전체층 패턴 상에, 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제1 상부 전극층 패턴을 형성하고, 상기 제1 상부 전극층 패턴 상에 이리듐을 포함하는 제2 상부 전극층 패턴을 형성하여, 상기 강유전체층 패턴 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  94. 제93항에 있어서, 상기 하부 전극을 형성하는 단계는, 상기 제2 하부 전극층 패턴 상에 구리, 납 및 비스무스로 이루어진 그룹으로부터 선택된 하나가 2∼5 원자량%의 농도로 도핑된 스트론튬 루테늄 산화물을 포함하는 제3 하부 전극층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050023904A 2005-03-23 2005-03-23 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 KR100718267B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050023904A KR100718267B1 (ko) 2005-03-23 2005-03-23 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
US11/270,730 US20060214204A1 (en) 2005-03-23 2005-11-09 Ferroelectric structures and devices including upper/lower electrodes of different metals and methods of forming the same
JP2006061486A JP2006270095A (ja) 2005-03-23 2006-03-07 強誘電体構造物、これの製造方法、これを含む半導体装置及びそれの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050023904A KR100718267B1 (ko) 2005-03-23 2005-03-23 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060102377A KR20060102377A (ko) 2006-09-27
KR100718267B1 true KR100718267B1 (ko) 2007-05-14

Family

ID=37034333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050023904A KR100718267B1 (ko) 2005-03-23 2005-03-23 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20060214204A1 (ko)
JP (1) JP2006270095A (ko)
KR (1) KR100718267B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133485B2 (en) 2019-01-11 2021-09-28 Industrial Technology Research Institute Light-emitting device and electrode thereof

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070190670A1 (en) * 2006-02-10 2007-08-16 Forest Carl A Method of making ferroelectric and dielectric layered superlattice materials and memories utilizing same
KR100763559B1 (ko) * 2006-07-18 2007-10-04 삼성전자주식회사 강유전체막의 형성 방법 및 이를 이용한 강유전체캐패시터의 제조 방법
JP4827653B2 (ja) * 2006-08-10 2011-11-30 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7755124B2 (en) * 2006-09-26 2010-07-13 Intel Corporation Laminating magnetic materials in a semiconductor device
JP2008160050A (ja) * 2006-11-29 2008-07-10 Fujitsu Ltd 半導体装置、半導体ウェハ、およびその製造方法
KR20090028030A (ko) * 2007-09-13 2009-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP6121819B2 (ja) * 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
US9231206B2 (en) * 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
JP6096902B2 (ja) * 2014-03-17 2017-03-15 株式会社東芝 半導体装置及び半導体装置の製造方法
KR20160006028A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 저항 변화 메모리 장치
US9460770B1 (en) 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
UA115716C2 (uk) * 2016-04-18 2017-12-11 Генрік Генрікович Шумінський Генератор електроенергії
WO2018169543A1 (en) * 2017-03-17 2018-09-20 Intel Corporation Dielectric film with pressure sensitive microcapsules of adhesion promoter
US10319426B2 (en) 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
JP7066585B2 (ja) * 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
KR20210103671A (ko) * 2020-02-14 2021-08-24 삼성전자주식회사 반도체 메모리 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211035B1 (en) * 1998-09-09 2001-04-03 Texas Instruments Incorporated Integrated circuit and method
KR20010070422A (ko) * 2000-01-12 2001-07-25 아끼구사 나오유끼 반도체 장치
KR20030045631A (ko) * 2001-12-04 2003-06-11 후지쯔 가부시끼가이샤 강유전체 캐패시터 및 그 제조 방법
KR20040038861A (ko) * 2002-10-30 2004-05-08 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109982A (ja) * 1991-10-18 1993-04-30 Sharp Corp 半導体装置及びその製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
KR0155785B1 (ko) * 1994-12-15 1998-10-15 김광호 핀형 커패시터 및 그 제조방법
CA2225681C (en) * 1995-06-28 2001-09-11 Bell Communications Research, Inc. Barrier layer for ferroelectric capacitor integrated on silicon
US5798903A (en) * 1995-12-26 1998-08-25 Bell Communications Research, Inc. Electrode structure for ferroelectric capacitor integrated on silicon
JPH09260600A (ja) * 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法
US6115281A (en) * 1997-06-09 2000-09-05 Telcordia Technologies, Inc. Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
JPH1154721A (ja) * 1997-07-29 1999-02-26 Nec Corp 半導体装置の製造方法および製造装置
JPH11195768A (ja) * 1997-10-22 1999-07-21 Fujitsu Ltd ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ
JP3249496B2 (ja) * 1998-11-10 2002-01-21 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2002076298A (ja) * 2000-08-23 2002-03-15 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US6716545B1 (en) * 2001-11-21 2004-04-06 The Regents Of The University Of California High temperature superconducting composite conductors
US6878980B2 (en) * 2001-11-23 2005-04-12 Hans Gude Gudesen Ferroelectric or electret memory circuit
US6713799B2 (en) * 2002-04-26 2004-03-30 Matsushita Electric Industrial Co., Ltd. Electrodes for ferroelectric components
US7042037B1 (en) * 2004-11-12 2006-05-09 Kabushiki Kaisha Toshiba Semiconductor device
JP4220459B2 (ja) * 2004-11-22 2009-02-04 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211035B1 (en) * 1998-09-09 2001-04-03 Texas Instruments Incorporated Integrated circuit and method
KR20010070422A (ko) * 2000-01-12 2001-07-25 아끼구사 나오유끼 반도체 장치
KR20030045631A (ko) * 2001-12-04 2003-06-11 후지쯔 가부시끼가이샤 강유전체 캐패시터 및 그 제조 방법
KR20040038861A (ko) * 2002-10-30 2004-05-08 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133485B2 (en) 2019-01-11 2021-09-28 Industrial Technology Research Institute Light-emitting device and electrode thereof

Also Published As

Publication number Publication date
US20060214204A1 (en) 2006-09-28
KR20060102377A (ko) 2006-09-27
JP2006270095A (ja) 2006-10-05

Similar Documents

Publication Publication Date Title
KR100718267B1 (ko) 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100729231B1 (ko) 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법
KR100725451B1 (ko) 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법
JP5047250B2 (ja) 半導体素子の製造方法
KR100763559B1 (ko) 강유전체막의 형성 방법 및 이를 이용한 강유전체캐패시터의 제조 방법
US20090061538A1 (en) Methods of forming ferroelectric capacitors and methods of manufacturing semiconductor devices using the same
US8236643B2 (en) Method of manufacturing semiconductor device including ferroelectric capacitor
JP4946287B2 (ja) 半導体装置及びその製造方法
US8778756B2 (en) Semiconductor device and method of manufacturing the same
US20090127603A1 (en) Semiconductor memory device and manufacturing method thereof
US7550302B2 (en) Method of manufacturing semiconductor device
US20120107965A1 (en) Semiconductor device and method for manufacturing the same
KR20060119042A (ko) 강유전체 박막의 제조 방법 및 이를 이용한 반도체 장치의제조 방법
KR100370235B1 (ko) 캐패시터 보호막을 포함하는 반도체 메모리 소자 및 그제조방법
JP2012151292A (ja) 半導体装置及びその製造方法
US6987308B2 (en) Ferroelectric capacitors with metal oxide for inhibiting fatigue
US20040185579A1 (en) Method of manufacturing semiconductor device
KR100847040B1 (ko) 반도체 장치와 그 제조 방법
JP5493326B2 (ja) 半導体装置の製造方法
WO2008004297A1 (fr) Dispositif à semi-conducteur comprenant un condensateur et procédé permettant de le fabriquer
KR20070054895A (ko) 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법
US20070249065A1 (en) Manufacturing method of semiconductor device
KR20080019980A (ko) 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법
KR20090026458A (ko) 강유전체 캐패시터 및 이의 제조 방법
KR20080102092A (ko) 강유전체 커패시터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee